JP2924047B2 - マスタースライス方式半導体集積回路装置の評価方法 - Google Patents
マスタースライス方式半導体集積回路装置の評価方法Info
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- JP2924047B2 JP2924047B2 JP2031118A JP3111890A JP2924047B2 JP 2924047 B2 JP2924047 B2 JP 2924047B2 JP 2031118 A JP2031118 A JP 2031118A JP 3111890 A JP3111890 A JP 3111890A JP 2924047 B2 JP2924047 B2 JP 2924047B2
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- semiconductor integrated
- integrated circuit
- master slice
- type semiconductor
- circuit device
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
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- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、共通のウェハ工程において複数の半導体素
子が規則的に作り込まれたマスターチップに対し、ユー
ザが要求する所望のロジック回路を構成するための個別
的な配線用マスクパターンにより配線を施して形成され
たマスタースライス型半導体集積回路装置の評価方法に
関する。
子が規則的に作り込まれたマスターチップに対し、ユー
ザが要求する所望のロジック回路を構成するための個別
的な配線用マスクパターンにより配線を施して形成され
たマスタースライス型半導体集積回路装置の評価方法に
関する。
［従来の技術］ 近年、半導体集積回路装置は、ユーザの要求が多様化
したことにより、マスタースライス方式によって製造さ
れる場合が多くなってきている。このマスタースライス
方式においては、半導体素子形成工程（拡散工程）にて
多数の半導体素子（トランジスタ、ダイオード、抵抗
等）を所定の間隔で規則的配列に形成しておき、ユーザ
仕様に基づく配線工程用マスクパターンを使用して半導
体素子間を配線することによって、ユーザの要求する特
定のロジック回路を製造する。すなわち、この方式にお
いては、ユーザは所望のロジック回路の動作機能を決定
して回路を設計し、製造側は要求された回路に基づき配
線工程用マスクパターンを設計して、半導体集積回路装
置を製造するのである。
したことにより、マスタースライス方式によって製造さ
れる場合が多くなってきている。このマスタースライス
方式においては、半導体素子形成工程（拡散工程）にて
多数の半導体素子（トランジスタ、ダイオード、抵抗
等）を所定の間隔で規則的配列に形成しておき、ユーザ
仕様に基づく配線工程用マスクパターンを使用して半導
体素子間を配線することによって、ユーザの要求する特
定のロジック回路を製造する。すなわち、この方式にお
いては、ユーザは所望のロジック回路の動作機能を決定
して回路を設計し、製造側は要求された回路に基づき配
線工程用マスクパターンを設計して、半導体集積回路装
置を製造するのである。
第４図は、このようなマスタースライス方式によって
製造された半導体集積回路装置を示す模式図である。半
導体チップ１の縁部にはその縁部に沿って多数のボンデ
ィングパッド２が配設されており、このボンディングパ
ッド２に囲まれた領域にゲート回路を構成するための半
導体素子が形成されている。これらの半導体素子の中の
ロジック回路構成領域３内の素子を使用して所望のロジ
ック回路が構成され、領域３とボンディングパッド２と
がリードパターンによって接続される。
製造された半導体集積回路装置を示す模式図である。半
導体チップ１の縁部にはその縁部に沿って多数のボンデ
ィングパッド２が配設されており、このボンディングパ
ッド２に囲まれた領域にゲート回路を構成するための半
導体素子が形成されている。これらの半導体素子の中の
ロジック回路構成領域３内の素子を使用して所望のロジ
ック回路が構成され、領域３とボンディングパッド２と
がリードパターンによって接続される。
マスタースライス方式によれば、このように配線用マ
スクパターンをユーザの要求に応じて個別的に形成する
だけで、多種の半導体集積回路装置を製造することがで
きるので、少量多品種の製品を短期にしかも安価に製造
することができる。
スクパターンをユーザの要求に応じて個別的に形成する
だけで、多種の半導体集積回路装置を製造することがで
きるので、少量多品種の製品を短期にしかも安価に製造
することができる。
［発明が解決しようとする課題］ ウェハ段階で半導体集積回路装置の動作速度をICテス
タ等で求めることは、その動作速度が速いこと、入出力
関係が複雑になること等の理由により困難である。特
に、上述したマスタースライス方式半導体集積回路装置
では、その回路設計がユーザの要望により多岐にわたっ
ているため、なおさらである。
タ等で求めることは、その動作速度が速いこと、入出力
関係が複雑になること等の理由により困難である。特
に、上述したマスタースライス方式半導体集積回路装置
では、その回路設計がユーザの要望により多岐にわたっ
ているため、なおさらである。
また、従来例では、不良品が発生した際の不良解析に
おいて確度の高いチェックパターンがないので、ウェハ
の電気的特性チェックのみでは、不良原因が半導体素子
を形成する共通工程（拡散工程）にあるのかあるいは配
線工程にあるのかを即座に判断できないという欠点があ
った。
おいて確度の高いチェックパターンがないので、ウェハ
の電気的特性チェックのみでは、不良原因が半導体素子
を形成する共通工程（拡散工程）にあるのかあるいは配
線工程にあるのかを即座に判断できないという欠点があ
った。
従来、上記不良解析を行うには不良解析用個別マスク
パターンで集積回路を製造してこれを用いて解析を行う
必要があった。
パターンで集積回路を製造してこれを用いて解析を行う
必要があった。
このように、従来例では、製造工程上発生する問題点
の早期発見が困難であり、また、不良解析には多大な工
数が必要であった。
の早期発見が困難であり、また、不良解析には多大な工
数が必要であった。
本発明は、かかる問題点に鑑みてなされたものであっ
て、ウェハ状態で電気的特性チェックをすることによ
り、回路の動作速度の良否判定が可能であり、かつ、不
良解析が容易にできるマスタースライス型半導体集積回
路装置の評価方法を提供することを目的とする。
て、ウェハ状態で電気的特性チェックをすることによ
り、回路の動作速度の良否判定が可能であり、かつ、不
良解析が容易にできるマスタースライス型半導体集積回
路装置の評価方法を提供することを目的とする。
［課題を解決するための手段］ 本発明によるマスタースライス方式半導体集積回路装
置の評価方法は、共通のウェハ工程により複数の半導体
素子が作り込まれたマスターチップに対し個別的な配線
が施されて形成されたマスタースライス方式半導体集積
回路装置に対する評価方法であって、所望の論理機能を
有するロジック回路部の外に、配線の形成状態を試験す
るための配線テスト回路部と、半導体素子の特性を試験
するための素子特性テスト回路部と、回路の動作速度を
検出するための動作速度テスト回路部とを形成してお
き、各テスト回路部に対する試験・評価を行うことによ
って良否判定と動作速度の評価を行うとともに不良発生
工程の特定を行うことを特徴としている。
置の評価方法は、共通のウェハ工程により複数の半導体
素子が作り込まれたマスターチップに対し個別的な配線
が施されて形成されたマスタースライス方式半導体集積
回路装置に対する評価方法であって、所望の論理機能を
有するロジック回路部の外に、配線の形成状態を試験す
るための配線テスト回路部と、半導体素子の特性を試験
するための素子特性テスト回路部と、回路の動作速度を
検出するための動作速度テスト回路部とを形成してお
き、各テスト回路部に対する試験・評価を行うことによ
って良否判定と動作速度の評価を行うとともに不良発生
工程の特定を行うことを特徴としている。
これらの各テスト回路部は、そのボンディングパッド
の一部をロジック回路部と共通に使用している。
の一部をロジック回路部と共通に使用している。
［実施例］ 次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は、本発明の一実施例を示す平面図である。同
図に示されるように、半導体チップ１の中央部には所望
のロジック回路が構成されたロジック回路構成領域３が
設けられており、この領域３に形成された半導体素子と
半導体チップ１の縁端部に形成されたボンディングパッ
ド２とはリードパターンで接続されている。
図に示されるように、半導体チップ１の中央部には所望
のロジック回路が構成されたロジック回路構成領域３が
設けられており、この領域３に形成された半導体素子と
半導体チップ１の縁端部に形成されたボンディングパッ
ド２とはリードパターンで接続されている。
マスタースライス方式半導体集積回路装置において
は、ユーザが要求するロジック回路を個別マスクパター
ンで製造しているため、回路動作上使用されない半導体
素子および空きボンディングパッドが存在する。本実施
例においては、この回路動作上使用されない半導体素子
が存在している領域を、スルーホール歩留りチェック用
パターン構成領域４、トランジスタ歩留りチェック用パ
ターン構成領域５、動作速度モニタ回路構成領域６とし
て利用する。
は、ユーザが要求するロジック回路を個別マスクパター
ンで製造しているため、回路動作上使用されない半導体
素子および空きボンディングパッドが存在する。本実施
例においては、この回路動作上使用されない半導体素子
が存在している領域を、スルーホール歩留りチェック用
パターン構成領域４、トランジスタ歩留りチェック用パ
ターン構成領域５、動作速度モニタ回路構成領域６とし
て利用する。
まず、スルーホール歩留りチェック用パターン構成領
域４およびトランジスタ歩留りチェック用パターン構成
領域５について説明する。
域４およびトランジスタ歩留りチェック用パターン構成
領域５について説明する。
この構成領域を設ける目的は、１枚のウェハから得ら
れる良品チップが少ない場合に、その不良原因が半導体
素子形成工程（拡散工程）にあるのかあるいは個別的マ
スクパターンで配線される工程（配線工程）にあるのか
を判断するためであって、そのための電気的特性チェッ
クは、例えばロジック回路の良否判定と同時に行われ
る。
れる良品チップが少ない場合に、その不良原因が半導体
素子形成工程（拡散工程）にあるのかあるいは個別的マ
スクパターンで配線される工程（配線工程）にあるのか
を判断するためであって、そのための電気的特性チェッ
クは、例えばロジック回路の良否判定と同時に行われ
る。
スルーホール歩留りチェック用パターン構成領域４内
は、第２図（ａ）に示すように、１層目配線７と２層目
配線８とがスルーホール９を介して接続されている。こ
のチェック用パターンの一端はロジック回路構成領域３
で使用しているボンディングパッド2aに、他の一端は空
きボンディングパッド2bに接続されている。そして、LS
Iテスタでこの２端子間の抵抗測定を行い、スルーホー
ルの良否判定を行う。
は、第２図（ａ）に示すように、１層目配線７と２層目
配線８とがスルーホール９を介して接続されている。こ
のチェック用パターンの一端はロジック回路構成領域３
で使用しているボンディングパッド2aに、他の一端は空
きボンディングパッド2bに接続されている。そして、LS
Iテスタでこの２端子間の抵抗測定を行い、スルーホー
ルの良否判定を行う。
トランジスタ歩留りチェック用パターン構成領域５内
は、第２図（ｂ）に示すように、トランジスタ素子が複
数個並列に接続されている。このトランジスタ素子のエ
ミッタはロジック回路の最低電位に、コレクタはロジッ
ク回路構成領域３で使用されているボンディングパッド
2cに接続されている。また、ベースは空きボンディング
パッド2dに接続されている。このトランジスタについて
LSIテスタで各耐圧等の測定を行い良否判定を行う。
は、第２図（ｂ）に示すように、トランジスタ素子が複
数個並列に接続されている。このトランジスタ素子のエ
ミッタはロジック回路の最低電位に、コレクタはロジッ
ク回路構成領域３で使用されているボンディングパッド
2cに接続されている。また、ベースは空きボンディング
パッド2dに接続されている。このトランジスタについて
LSIテスタで各耐圧等の測定を行い良否判定を行う。
動作速度モニタ回路構成領域６においては、領域６内
の半導体素子を使用してインバータ回路を構成する。そ
して、第２図（ｃ）に示すように、複数段のインバータ
回路10を直列に接続する。インバータ回路10は、その入
力端（IN）がロジック回路構成領域３で使用しているボ
ンディングパッド2eに接続され、出力端（OUT）は、空
きボンディングパッド2fに接続されている。
の半導体素子を使用してインバータ回路を構成する。そ
して、第２図（ｃ）に示すように、複数段のインバータ
回路10を直列に接続する。インバータ回路10は、その入
力端（IN）がロジック回路構成領域３で使用しているボ
ンディングパッド2eに接続され、出力端（OUT）は、空
きボンディングパッド2fに接続されている。
次に、動作速度測定法について説明する。LSIテスタ
で入力端（IN）側にパルス信号を入力し、出力端（OU
T）側で出力パルスを測定し、パルス遅れ時間からイン
バータ回路10の１段分の動作速度を算出する。インバー
タ回路１段分の遅れ時間をtpdとし入力端から出力端ま
でのインバータの段数をｎとすると、入力パルスから出
力パルスはntpd分だけ遅れる。LSIテスタではntpdが短
いと正確に認識できないことがあるので、測定精度を上
げるには、インバータ回路10の段数ｎを十分大きくして
おく必要がある。ここで、測定した動作速度は、所望の
主ロジック回路の動作速度と同一特性を有しているの
で、このtpdにより主ロジック回路の良否判定ができ
る。
で入力端（IN）側にパルス信号を入力し、出力端（OU
T）側で出力パルスを測定し、パルス遅れ時間からイン
バータ回路10の１段分の動作速度を算出する。インバー
タ回路１段分の遅れ時間をtpdとし入力端から出力端ま
でのインバータの段数をｎとすると、入力パルスから出
力パルスはntpd分だけ遅れる。LSIテスタではntpdが短
いと正確に認識できないことがあるので、測定精度を上
げるには、インバータ回路10の段数ｎを十分大きくして
おく必要がある。ここで、測定した動作速度は、所望の
主ロジック回路の動作速度と同一特性を有しているの
で、このtpdにより主ロジック回路の良否判定ができ
る。
第３図は、本発明の他の実施例を示す平面図である。
本実施例においては、先の実施例で説明したスルーホー
ル歩留りチェック用パターン構成領域４、トランジスタ
歩留りチェック用パターン構成領域５、動作速度モニタ
回路構成領域６からの引き出し配線の一端がロジック回
路構成領域３で使用している一つのボンディングパッド
2hに接続されている。
本実施例においては、先の実施例で説明したスルーホー
ル歩留りチェック用パターン構成領域４、トランジスタ
歩留りチェック用パターン構成領域５、動作速度モニタ
回路構成領域６からの引き出し配線の一端がロジック回
路構成領域３で使用している一つのボンディングパッド
2hに接続されている。
このように、本実施例によれば、領域４〜５の端子を
領域３のための一端子に固定することにより探針チェッ
カ等でのチェック作業が容易になるとともに、LSIテス
タでの測定プログラムも簡易化できる。
領域３のための一端子に固定することにより探針チェッ
カ等でのチェック作業が容易になるとともに、LSIテス
タでの測定プログラムも簡易化できる。
以上の実施例においては、バイポーラトランジスタを
用いて拡散工程に関するチェックを行っていたが、本発
明はこれに限定されるものではなく、MOSトランジスタ
を用いるものであってもよい。
用いて拡散工程に関するチェックを行っていたが、本発
明はこれに限定されるものではなく、MOSトランジスタ
を用いるものであってもよい。
また、上述の動作速度モニタ方法に替え、インバータ
回路によりリングオッシレータを構成することにより、
動作速度を測定するようにしてもよい。
回路によりリングオッシレータを構成することにより、
動作速度を測定するようにしてもよい。
［発明の効果］ 以上説明したように、本発明は、マスタースライス方
式半導体集積回路装置の空き領域を使用してスルーホー
ル歩留りチェック用パターンを、そして空き領域の半導
体素子を用いて動作速度モニタ回路およびトランジスタ
歩留りチェック用パターンを設けたものであるので、本
発明によれば、従来、ウェハ段階では判定できなかった
動作速度の良否判定が可能となり、さらに、不良原因が
ウェハの拡散工程にあるのかあるいは配線工程にあるの
かの判断も容易となる。
式半導体集積回路装置の空き領域を使用してスルーホー
ル歩留りチェック用パターンを、そして空き領域の半導
体素子を用いて動作速度モニタ回路およびトランジスタ
歩留りチェック用パターンを設けたものであるので、本
発明によれば、従来、ウェハ段階では判定できなかった
動作速度の良否判定が可能となり、さらに、不良原因が
ウェハの拡散工程にあるのかあるいは配線工程にあるの
かの判断も容易となる。
第１図、第３図は、それぞれ、本発明の実施例を示す模
式図、第２図は、第１図、第３図の実施例装置に用いら
れるチェック用素子の構成図、第４図は、従来例を示す
模式図である。 １…半導体チップ、２、2a、2b、2c、2d、2e、2f…ボン
ディングパッド、３…ロジック回路構成領域、４…スル
ーホール歩留りチェック用パターン構成領域、５…トラ
ンジスタ歩留りチェック用パターン構成領域、６…動作
速度モニタ回路構成領域、７…１層目配線、８…２層目
配線、９…スルーホール、10…インバータ回路。
式図、第２図は、第１図、第３図の実施例装置に用いら
れるチェック用素子の構成図、第４図は、従来例を示す
模式図である。 １…半導体チップ、２、2a、2b、2c、2d、2e、2f…ボン
ディングパッド、３…ロジック回路構成領域、４…スル
ーホール歩留りチェック用パターン構成領域、５…トラ
ンジスタ歩留りチェック用パターン構成領域、６…動作
速度モニタ回路構成領域、７…１層目配線、８…２層目
配線、９…スルーホール、10…インバータ回路。
Claims (4)
- 【請求項１】共通のウェハ工程により複数の半導体素子
が作り込まれたマスターチップに対し個別的な配線が施
されて形成されたマスタースライス方式半導体集積回路
装置の評価方法であって、所望の論理機能を有するロジ
ック回路部の外に、配線の形成状態を試験するための配
線テスト回路部と、半導体素子の特性を試験するための
素子特性テスト回路部と、回路の動作速度を検出するた
めの動作速度テスト回路部とを形成しておき、各テスト
回路部に対する試験・評価を行うことによって良否判定
と動作速度の評価を行うとともに不良発生工程の特定を
行うことを特徴とするマスタースライス方式半導体集積
回路装置の評価方法。 - 【請求項２】各テスト回路部が、一部のボンディングパ
ッドを前記ロジック回路部と共有している請求項１記載
のマスタースライス方式半導体集積回路装置の評価方
法。 - 【請求項３】前記配線テスト回路部が、異なる層の配線
とそれらの配線を接続するスルーホールを含んでいる請
求項１または２記載のマスタースライス方式半導体集積
回路装置の評価方法。 - 【請求項４】前記動作速度テスト回路部が、インバータ
回路の多段接続回路を含んでいる請求項１、２または３
記載のマスタースライス方式半導体集積回路装置の評価
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2031118A JP2924047B2 (ja) | 1990-02-09 | 1990-02-09 | マスタースライス方式半導体集積回路装置の評価方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2031118A JP2924047B2 (ja) | 1990-02-09 | 1990-02-09 | マスタースライス方式半導体集積回路装置の評価方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03235365A JPH03235365A (ja) | 1991-10-21 |
| JP2924047B2 true JP2924047B2 (ja) | 1999-07-26 |
Family
ID=12322493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2031118A Expired - Lifetime JP2924047B2 (ja) | 1990-02-09 | 1990-02-09 | マスタースライス方式半導体集積回路装置の評価方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2924047B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2393795B (en) * | 2002-10-01 | 2005-09-14 | Motorola Inc | Test structure, integrated circuit, system and method for testing a failure analysis instrument |
-
1990
- 1990-02-09 JP JP2031118A patent/JP2924047B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03235365A (ja) | 1991-10-21 |
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