JPS6262051B2 - - Google Patents
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- Publication number
- JPS6262051B2 JPS6262051B2 JP55116868A JP11686880A JPS6262051B2 JP S6262051 B2 JPS6262051 B2 JP S6262051B2 JP 55116868 A JP55116868 A JP 55116868A JP 11686880 A JP11686880 A JP 11686880A JP S6262051 B2 JPS6262051 B2 JP S6262051B2
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- JP
- Japan
- Prior art keywords
- chip
- monitor
- circuit
- wiring
- chips
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Links
- 238000000034 method Methods 0.000 claims description 23
- 239000004065 semiconductor Substances 0.000 claims description 9
- 230000007547 defect Effects 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 claims description 2
- 230000002950 deficient Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 241000652258 Varanus semotus Species 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【発明の詳細な説明】
本発明は、不良解析手段を持つ半導体装置特に
ランダムロジツク用IC素子（チツプ）の製造方
法に関する。
ランダムロジツク用IC素子（チツプ）の製造方
法に関する。
高集積度のランダムロジツク用ICチツプはマ
スタスライス方式で製造されることが多い。これ
は同一のウエハ工程（不純物拡散等の半導体ウエ
ハ内部を処理する工程およびソース、ドレイン電
極形成等の第１層アルミニウム配線工程）で半完
成品状の多数の素子（トランジスタ、抵抗等）を
形成しておき、その後注文があり次第その仕様に
従つてこれらの素子間を接続する多層配線を施し
て所望種類のランダムロジツク回路を形成する。
しかし、多層配線を施して製造されたICチツプ
が期待通りの動作をするとは限らず、場合によつ
ては多数の不良品を出すこともある。このような
場合は当然その原因を究明して何らかの対策を講
ずる必要が生じるが、マスタスライス方式の場合
はその原因究明が厄介である。即ちこの場合の不
良原因は設計上の問題とプロセス上の問題とに大
別されるが、製造されたランダムロジツク用IC
チツプからこれらを判別するのは極めて困難であ
る。このことはマスタスライス方式に限らず、一
般に特に数100以上の多数のゲート回路から成り
立つランダムロジツク回路では不良原因解明は容
易でない。
スタスライス方式で製造されることが多い。これ
は同一のウエハ工程（不純物拡散等の半導体ウエ
ハ内部を処理する工程およびソース、ドレイン電
極形成等の第１層アルミニウム配線工程）で半完
成品状の多数の素子（トランジスタ、抵抗等）を
形成しておき、その後注文があり次第その仕様に
従つてこれらの素子間を接続する多層配線を施し
て所望種類のランダムロジツク回路を形成する。
しかし、多層配線を施して製造されたICチツプ
が期待通りの動作をするとは限らず、場合によつ
ては多数の不良品を出すこともある。このような
場合は当然その原因を究明して何らかの対策を講
ずる必要が生じるが、マスタスライス方式の場合
はその原因究明が厄介である。即ちこの場合の不
良原因は設計上の問題とプロセス上の問題とに大
別されるが、製造されたランダムロジツク用IC
チツプからこれらを判別するのは極めて困難であ
る。このことはマスタスライス方式に限らず、一
般に特に数100以上の多数のゲート回路から成り
立つランダムロジツク回路では不良原因解明は容
易でない。
本発明は、個別的なトランジスタのチエツク用
に用いられるモニタ素子（チツプ）を改良して大
規模ランダムロジツク用のICチツプの不良解析
を容易にするものであり、その特徴とするところ
は同一プロセスによつて、同様構造の半導体素子
が複数個形成されてなる実チツプ部とモニタチツ
プ部とを備えてなる半導体ウエハを形成し、後の
該実チツプ部における集積回路構成のための配線
工程において、該モニタチツプ部にあつては複数
の同一回路が直列に接続され、その入出力端子お
よび中間点が外部へ接続される配線が施されてな
るモニタ回路を構成し、該モニタ回路の特性を検
出して、該実チツプ部における不良原因が回路設
計上の問題か、プロセス上の問題かを判断する点
にある。以下図示の実施例を参照しながらこれを
詳細に説明する。
に用いられるモニタ素子（チツプ）を改良して大
規模ランダムロジツク用のICチツプの不良解析
を容易にするものであり、その特徴とするところ
は同一プロセスによつて、同様構造の半導体素子
が複数個形成されてなる実チツプ部とモニタチツ
プ部とを備えてなる半導体ウエハを形成し、後の
該実チツプ部における集積回路構成のための配線
工程において、該モニタチツプ部にあつては複数
の同一回路が直列に接続され、その入出力端子お
よび中間点が外部へ接続される配線が施されてな
るモニタ回路を構成し、該モニタ回路の特性を検
出して、該実チツプ部における不良原因が回路設
計上の問題か、プロセス上の問題かを判断する点
にある。以下図示の実施例を参照しながらこれを
詳細に説明する。
第１図はモニタチツプＭの説明図で、該モニタ
チツプＭは半導体ウエハＷ上の適所に複数個、ラ
ンダムロジツク用のICチツプ（図示せず）と同
一のウエハ工程を経て形成される。同図におい
て、モニタチツプＭ以外の領域には実チツプが形
成される（図示せず）。即ち使用マスクのパター
ンはランダムロジツク用ICチツプ（実チツプと
略称する）の部分もモニタチツプの部分も同じで
あり、従つて形成されるトランジスタ、ダイオー
ド、抵抗等の構造、形状、個数は等しい。尤もパ
ターンを変えてモニタチツプＭに形成されるこれ
らの素子の個数は実チツプより小数にしてもよい
が、故障原因究明を精密に行なうには個数に余り
差があるのは好ましくない。第２図はモニタチツ
プＭの１つを示したものである。モニタチツプＭ
が実チツプと同一のウエハ工程を経ているから各
ウエハ工程に問題があればそれは全てこのモニタ
チツプＭにもあるということである。本発明では
このウエハ工程の問題点を各工程毎に区別できる
ようにするために、モニタチツプＭの素子回路構
成を単純なものとしかつ適所からリード線を引出
す。マスタスライス方式であればその最小単位は
ゲートであるから、モニタチツプではこれを例え
ばインバータＩとしそれを多段に直列接続した回
路構成とする。このインバータＩの数はICチツ
プ内のランダムロジツクを構成する全素子数と等
しいか、又は少なくとも90〔％〕程度とする。そ
して、チエツクを細かに行ない得るようにするた
め、直列インバータ回路の入力端INと出力端
OUTの他に１もしくは複数段のインバータＩ毎
の中間接続点にこれらをボンデイングパツドPad
へ接続する配線を施こす。このボンデイングパツ
ドPadへの配線、インバータＩ間の配線、インバ
ータＩを形成するトランジスタと抵抗などその間
の配線は、ランダムロジツク用のICチツプに対
する多層配線工程と同時に、マスクパターンだけ
を異ならせて行なう。
チツプＭは半導体ウエハＷ上の適所に複数個、ラ
ンダムロジツク用のICチツプ（図示せず）と同
一のウエハ工程を経て形成される。同図におい
て、モニタチツプＭ以外の領域には実チツプが形
成される（図示せず）。即ち使用マスクのパター
ンはランダムロジツク用ICチツプ（実チツプと
略称する）の部分もモニタチツプの部分も同じで
あり、従つて形成されるトランジスタ、ダイオー
ド、抵抗等の構造、形状、個数は等しい。尤もパ
ターンを変えてモニタチツプＭに形成されるこれ
らの素子の個数は実チツプより小数にしてもよい
が、故障原因究明を精密に行なうには個数に余り
差があるのは好ましくない。第２図はモニタチツ
プＭの１つを示したものである。モニタチツプＭ
が実チツプと同一のウエハ工程を経ているから各
ウエハ工程に問題があればそれは全てこのモニタ
チツプＭにもあるということである。本発明では
このウエハ工程の問題点を各工程毎に区別できる
ようにするために、モニタチツプＭの素子回路構
成を単純なものとしかつ適所からリード線を引出
す。マスタスライス方式であればその最小単位は
ゲートであるから、モニタチツプではこれを例え
ばインバータＩとしそれを多段に直列接続した回
路構成とする。このインバータＩの数はICチツ
プ内のランダムロジツクを構成する全素子数と等
しいか、又は少なくとも90〔％〕程度とする。そ
して、チエツクを細かに行ない得るようにするた
め、直列インバータ回路の入力端INと出力端
OUTの他に１もしくは複数段のインバータＩ毎
の中間接続点にこれらをボンデイングパツドPad
へ接続する配線を施こす。このボンデイングパツ
ドPadへの配線、インバータＩ間の配線、インバ
ータＩを形成するトランジスタと抵抗などその間
の配線は、ランダムロジツク用のICチツプに対
する多層配線工程と同時に、マスクパターンだけ
を異ならせて行なう。
このようにすれば、モニタチツプＭ側の回路設
計は単純なものであるから仮にモニタチツプＭが
入、出力、中間端子間で不良でも設計上の問題と
いう可能性は極めて少なく、これをウエハプロセ
ス上の問題と判断することに差支えはない。そし
て、モニタチツプＭが正常でICチツプが不良で
あれば、ウエハプロセスには問題はなく、該IC
チツプに関する回路設計に問題があると判断でき
る。しかもモニタチツプＭは入力INの値に対す
る出力OUTが２値論理で容易に判断できるの
で、出力OUTが正常でない場合に各パツドPadの
Ｈ、Ｌ出力レベルを検出することで複雑なロジツ
クのどの部分の素子にプロセス上の不良があつた
かを判別することができる。
計は単純なものであるから仮にモニタチツプＭが
入、出力、中間端子間で不良でも設計上の問題と
いう可能性は極めて少なく、これをウエハプロセ
ス上の問題と判断することに差支えはない。そし
て、モニタチツプＭが正常でICチツプが不良で
あれば、ウエハプロセスには問題はなく、該IC
チツプに関する回路設計に問題があると判断でき
る。しかもモニタチツプＭは入力INの値に対す
る出力OUTが２値論理で容易に判断できるの
で、出力OUTが正常でない場合に各パツドPadの
Ｈ、Ｌ出力レベルを検出することで複雑なロジツ
クのどの部分の素子にプロセス上の不良があつた
かを判別することができる。
尚、モニタチツプＭはその配線パターン以外は
できるだけ実チツプに近い条件であることが重要
であるから前述したようにゲート数を略同等にす
るが、その他トランジスタの形式（バイポーラで
あればpnp、npn、またユニポーラであればｐチ
ヤネル、ｎチヤネル、デプレツシヨン形、エンハ
ンスメント形等）も全て実チツプに用いられるも
のを含むようにすればより効果的である。
できるだけ実チツプに近い条件であることが重要
であるから前述したようにゲート数を略同等にす
るが、その他トランジスタの形式（バイポーラで
あればpnp、npn、またユニポーラであればｐチ
ヤネル、ｎチヤネル、デプレツシヨン形、エンハ
ンスメント形等）も全て実チツプに用いられるも
のを含むようにすればより効果的である。
以上述べたように本発明によれば、複雑なラン
ダムロジツク用のICチツプの不良解析が極めて
簡単になる利点がある。
ダムロジツク用のICチツプの不良解析が極めて
簡単になる利点がある。
第１図はモニタチツプの説明図、第２図は本発
明の一実施例を示すモニタチツプの回路図であ
る。 図中、Ｗは半導体ウエハ、Ｍはモニタチツプ、
Ｉはインバータである。
明の一実施例を示すモニタチツプの回路図であ
る。 図中、Ｗは半導体ウエハ、Ｍはモニタチツプ、
Ｉはインバータである。
Claims (1)
- 【特許請求の範囲】 １ 同一プロセスによつて、同様構造の半導体素
子が複数個形成されてなる実チツプ部とモニタチ
ツプ部とを備えてなる半導体ウエハを形成し、 後の該実チツプ部における集積回路構成のため
の配線工程において、 該モニタチツプ部にあつては複数の同一回路が
直列に接続され、その入出力端子および中間点が
外部へ接続される配線が施されてなるモニタ回路
を構成し、 該モニタ回路の特性を検出して、該実チツプ部
における不良原因が回路設計上の問題か、プロセ
ス上の問題かを判断することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55116868A JPS5740951A (en) | 1980-08-25 | 1980-08-25 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55116868A JPS5740951A (en) | 1980-08-25 | 1980-08-25 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5740951A JPS5740951A (en) | 1982-03-06 |
| JPS6262051B2 true JPS6262051B2 (ja) | 1987-12-24 |
Family
ID=14697612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55116868A Granted JPS5740951A (en) | 1980-08-25 | 1980-08-25 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5740951A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0622257B2 (ja) * | 1983-08-08 | 1994-03-23 | 日本電気株式会社 | 半導体集積回路装置の製造検査方法 |
| JPH0666379B2 (ja) * | 1986-08-04 | 1994-08-24 | 九州日本電気株式会社 | 半導体装置の製造方法 |
| JPH0636580Y2 (ja) * | 1986-09-16 | 1994-09-21 | 日本電気株式会社 | 半導体集積回路 |
| JPS63220537A (ja) * | 1987-03-09 | 1988-09-13 | Nec Corp | 半導体基板 |
| US5561373A (en) * | 1990-10-09 | 1996-10-01 | Fujitsu Limited | Method and device for detecting electrostatic stress applied to a product semiconductor device during each production process |
| EP1045446A3 (en) * | 1994-09-30 | 2000-11-15 | Yozan Inc. | MOS invertor having a constricted channel width |
| JP2006120962A (ja) * | 2004-10-25 | 2006-05-11 | Nec Electronics Corp | 半導体装置及びその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4919029A (ja) * | 1972-03-27 | 1974-02-20 | ||
| JPS54129991A (en) * | 1978-03-31 | 1979-10-08 | Nec Corp | Manufacture of mesa-structure semiconductor device |
| JPS54157479A (en) * | 1978-06-02 | 1979-12-12 | Hitachi Ltd | Electrode terminal forming method to wiring connecting semiconductor elements |
-
1980
- 1980-08-25 JP JP55116868A patent/JPS5740951A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4919029A (ja) * | 1972-03-27 | 1974-02-20 | ||
| JPS54129991A (en) * | 1978-03-31 | 1979-10-08 | Nec Corp | Manufacture of mesa-structure semiconductor device |
| JPS54157479A (en) * | 1978-06-02 | 1979-12-12 | Hitachi Ltd | Electrode terminal forming method to wiring connecting semiconductor elements |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5740951A (en) | 1982-03-06 |
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