JPS59217340A - マスタ−スライス半導体集積回路装置 - Google Patents
マスタ−スライス半導体集積回路装置Info
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- JPS59217340A JPS59217340A JP9178283A JP9178283A JPS59217340A JP S59217340 A JPS59217340 A JP S59217340A JP 9178283 A JP9178283 A JP 9178283A JP 9178283 A JP9178283 A JP 9178283A JP S59217340 A JPS59217340 A JP S59217340A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はマスタースライス半導体集積回路装置に関する
。
。
一般に、半導体集積回路装置には、この装置自身の機能
、例えば論理機能、記憶機能などの機能とは別個に各種
のパターンが付加されている。これら各種のパターンと
しては、製品名、工程番号。
、例えば論理機能、記憶機能などの機能とは別個に各種
のパターンが付加されている。これら各種のパターンと
しては、製品名、工程番号。
目合せパターン等の他にチェックトランジスタを代表と
するチェックパターンがある。
するチェックパターンがある。
上記チェックパターンは、拡散工程中あるいは終了後に
製造プロセスが完全に行われたか否かの確認のために、
あるいは、不良が発生した場合には、その原因調査のた
めに必要なパターンである。
製造プロセスが完全に行われたか否かの確認のために、
あるいは、不良が発生した場合には、その原因調査のた
めに必要なパターンである。
しかし、このチェックパターンは、そのパターン数、あ
るいは、パターン面積★増加することにより、チップ面
積の増大を引き起こし、更には、歩留の低下にもつなが
るため、最低限必要なパターンのみが挿入されるにとど
まるのが現状でらる。
るいは、パターン面積★増加することにより、チップ面
積の増大を引き起こし、更には、歩留の低下にもつなが
るため、最低限必要なパターンのみが挿入されるにとど
まるのが現状でらる。
次に、従来のチェックパターンの挿入形態に関し、金属
二層配線を有するＣＭＯＳシリコンゲートの半導体集積
回路装置を例に挙げて説明をする。
二層配線を有するＣＭＯＳシリコンゲートの半導体集積
回路装置を例に挙げて説明をする。
この装置の場合、チェックのために必要とされるパター
ンとして次のもの、がある。
ンとして次のもの、がある。
（１）Ｎｆヤンネル、Ｐチャンネルのスレッシヲルド電
圧測定用トランジスタ。
圧測定用トランジスタ。
（２）多結晶シリコン配線に対するＮ、Ｐ両チャンネル
のフィールド部の寄生ＭＯ８）ランジスタ。
のフィールド部の寄生ＭＯ８）ランジスタ。
（３）下層金属配線に対するＮ、Ｐ両チャンネルのフィ
ールド部の寄生ＭＯ８トランジスタ。
ールド部の寄生ＭＯ８トランジスタ。
（４）上層金属配線に対するＮ、Ｐ両チャンネルのフィ
ールド部の寄生ＭＯ８）ランジスタ。
ールド部の寄生ＭＯ８）ランジスタ。
（５）Ｎ型拡散層、Ｐ型拡散層、多結晶シリコン。
下層金属に対する各コンタクトチェックパターく・
（６）Ｎ型拡散層、Ｐ型拡散層、多結晶シリコンに対す
る各層抵抗チェックパターン。
る各層抵抗チェックパターン。
（７）下層金属配線、上層金属配線に対する各短絡。
断線チェックパターン。
（８）多結晶シリコンと下層金属配線間、下層金属配線
と上層金属配線間の絶縁耐圧チェックパターン。
と上層金属配線間の絶縁耐圧チェックパターン。
以上のチェックパターンの他にも、例えばＰウェル又は
Ｎウェルの不純物濃度測定のためのパターンや、眉間の
静電容量値を測定するためのパターン等、種々のパター
ンが必要とされる。
Ｎウェルの不純物濃度測定のためのパターンや、眉間の
静電容量値を測定するためのパターン等、種々のパター
ンが必要とされる。
上記８項のチェックパターンすべてを機能回路が構成さ
れた結果として生じるチップ内の空隙部に挿入すること
は実質的に不可能であり、すべてのチェックパターンの
挿入は、必然的にチップ面積の増加をも九らすこととな
る。
れた結果として生じるチップ内の空隙部に挿入すること
は実質的に不可能であり、すべてのチェックパターンの
挿入は、必然的にチップ面積の増加をも九らすこととな
る。
チップ面積を増大させないで、必要とするチェックパタ
ーンのすべてを形成するためには、例えば、第１図に示
す如く、目的とする回路が構成されている装置チップ１
１内には上記第（１）項から第（４）項までのチェック
トランジスタのみを挿入し、他のチェックパターンは半
導体ウェハー１０内の数個所にプロセスチェックのパタ
ーンのみを収容したチェックチップ１２を設けるという
方法があるが、この方法では、半導体ウェハー１０内の
装置チップ１１の数を減少させることとなり、最善の方
法とは言い犀い。
ーンのすべてを形成するためには、例えば、第１図に示
す如く、目的とする回路が構成されている装置チップ１
１内には上記第（１）項から第（４）項までのチェック
トランジスタのみを挿入し、他のチェックパターンは半
導体ウェハー１０内の数個所にプロセスチェックのパタ
ーンのみを収容したチェックチップ１２を設けるという
方法があるが、この方法では、半導体ウェハー１０内の
装置チップ１１の数を減少させることとなり、最善の方
法とは言い犀い。
通常の汎用半導体集積回路装置、例えば、メモリー装置
では、いかにし、てチップ面積を減少させるかが、主要
な問題点となシ、チェックパターンの不必要な挿入は上
記要求と相反することとなる。
では、いかにし、てチップ面積を減少させるかが、主要
な問題点となシ、チェックパターンの不必要な挿入は上
記要求と相反することとなる。
一方、近年注目されるに至ったマスタースライス型、い
わゆるセミカスタム型の半導体集積回路装置では、上記
の汎用半導体集積回路装置とは異なる様相を呈する。
わゆるセミカスタム型の半導体集積回路装置では、上記
の汎用半導体集積回路装置とは異なる様相を呈する。
第２図にマスタースライス型の半導体集積回路装置の構
成の一例を示す。金属二層配線を有するＣＭＯＳシリコ
ンゲートのマスタースライス半導体集積回路装置では、
例えばコンタクト工程以前のマスタ一工程によシ共通の
下地マスターを形成し、次いで、コンタクト以降のスラ
イス工程によシ、各品種別のマスクパターンを用いて、
所定の論理又は記憶を形成する。このマスタースライス
半導体集積回路装置のチップ２０は、主として、周辺部
に人出力部領域２１を有し、更にその内側に内部セル部
領域２２及び内部セル部領域間に延在する配線部領域２
３を有する。
成の一例を示す。金属二層配線を有するＣＭＯＳシリコ
ンゲートのマスタースライス半導体集積回路装置では、
例えばコンタクト工程以前のマスタ一工程によシ共通の
下地マスターを形成し、次いで、コンタクト以降のスラ
イス工程によシ、各品種別のマスクパターンを用いて、
所定の論理又は記憶を形成する。このマスタースライス
半導体集積回路装置のチップ２０は、主として、周辺部
に人出力部領域２１を有し、更にその内側に内部セル部
領域２２及び内部セル部領域間に延在する配線部領域２
３を有する。
マスタースライス型の半導体集積回路装置では、入出力
数及び内部セル数の異なる複数種類の下地マスターが準
備され、顧客は、自らの必要とする入出力数及び内部セ
ル数に応じて一つの下地マスターを選択し、自らの論理
又は記憶回路の構成を行うこととなる。
数及び内部セル数の異なる複数種類の下地マスターが準
備され、顧客は、自らの必要とする入出力数及び内部セ
ル数に応じて一つの下地マスターを選択し、自らの論理
又は記憶回路の構成を行うこととなる。
第３図にその回路構成を行った一例を示す。チップ３０
内には、論理回路へ３１．論理回路Ｂ３２゜論理回路０
３３．記憶回路Ｄ３４．記憶回路Ｅ３５２等が形成され
、各回路は制御回路Ｆ３６にょシ制御される。
内には、論理回路へ３１．論理回路Ｂ３２゜論理回路０
３３．記憶回路Ｄ３４．記憶回路Ｅ３５２等が形成され
、各回路は制御回路Ｆ３６にょシ制御される。
一般に、すべての人出力部領域及び内部セル領域を使用
することは稀でおり、装置チップ３ｏ内には随所に不使
用の内部セル部領域３７．配線領域３８及び人出力部領
域３９を発生することとなる。
することは稀でおり、装置チップ３ｏ内には随所に不使
用の内部セル部領域３７．配線領域３８及び人出力部領
域３９を発生することとなる。
以上詳細に説明したとおり、従来のマスタースライス集
積回路装置には、その集積回路装置の各種製造パラメー
タを検出するための又は不良解析のためのチェックパタ
ーンを、必要とされる数だけ全部挿入しようとすると、
チップ面積を増大させるとともに、チップ内の随所に不
使用の箇所が生じるという欠点がある。
積回路装置には、その集積回路装置の各種製造パラメー
タを検出するための又は不良解析のためのチェックパタ
ーンを、必要とされる数だけ全部挿入しようとすると、
チップ面積を増大させるとともに、チップ内の随所に不
使用の箇所が生じるという欠点がある。
本発明の目的は、上記のかかる従来技術の欠点を除去す
ることによシ、不要なチップ面積の増加を伴うことなく
、その集積回路装置の各種製造パラメータを検出するた
めの、又は不良解析をするためのチェックパターンを付
加したマスタースライス集積回路装置を提供することに
ある。
ることによシ、不要なチップ面積の増加を伴うことなく
、その集積回路装置の各種製造パラメータを検出するた
めの、又は不良解析をするためのチェックパターンを付
加したマスタースライス集積回路装置を提供することに
ある。
本発明のマスタースライス集積回路装置は、人出力部領
域、内部セル部領域及び該内部セル部領域間に延在する
配線部領域の各領域を有し、マスクパターンを変更する
ことによシ所定の論理又は記憶を異ならしめ得るマスタ
ースライス半導体集積回路装置において、前記所定の論
理又は記憶に関与しない領域にチェックパターンを設け
ることから構成される。
域、内部セル部領域及び該内部セル部領域間に延在する
配線部領域の各領域を有し、マスクパターンを変更する
ことによシ所定の論理又は記憶を異ならしめ得るマスタ
ースライス半導体集積回路装置において、前記所定の論
理又は記憶に関与しない領域にチェックパターンを設け
ることから構成される。
ｉ 〔実施例の説明〕
以下、本発明の実施例について図面を参照して詳細に説
明する。
明する。
第４図ないし第８図はそれぞれ本発明の第１ないし第５
の実施例を説明するためのパターン図である。
の実施例を説明するためのパターン図である。
第４図は本発明の第１の実施例のパターン図で、内部セ
ルのトランジスタ領域を利用して、スレッシコルド電圧
測定用のトランジスタを形成する一例である。単位内部
セルトランジスタ４０はドレイン領域４１．４２とソー
ス領域４３と、多結晶シリコンゲート電極４４．４５よ
り成る２個のＭＯＳトランジスタによ多構成され、この
内のドレイン領域４１２、ソース領域４３．多結晶シリ
コンゲート電極４４に、それぞれ、コン〉クト４６を設
けることによシ外部のグーニックバッド４７．４８．４
９に電極の引き出しを行うものである。
ルのトランジスタ領域を利用して、スレッシコルド電圧
測定用のトランジスタを形成する一例である。単位内部
セルトランジスタ４０はドレイン領域４１．４２とソー
ス領域４３と、多結晶シリコンゲート電極４４．４５よ
り成る２個のＭＯＳトランジスタによ多構成され、この
内のドレイン領域４１２、ソース領域４３．多結晶シリ
コンゲート電極４４に、それぞれ、コン〉クト４６を設
けることによシ外部のグーニックバッド４７．４８．４
９に電極の引き出しを行うものである。
第５図は本発明の第２の実施例を示すパターン図で、内
部セルのソース・ドレイン拡散領域を利用して、拡散層
の層抵抗あるいは不純物濃度を測定するためのパターン
の一例である。単位内部セルトランジスタ５０の一方の
ドレイン領域５１０チャンネル幅方向の両端にコンタク
ト５２及び５３を設け、このコンタクトよシ外部のチェ
ックパッド５４．５５に電極の引き出しを行うものであ
る。
部セルのソース・ドレイン拡散領域を利用して、拡散層
の層抵抗あるいは不純物濃度を測定するためのパターン
の一例である。単位内部セルトランジスタ５０の一方の
ドレイン領域５１０チャンネル幅方向の両端にコンタク
ト５２及び５３を設け、このコンタクトよシ外部のチェ
ックパッド５４．５５に電極の引き出しを行うものであ
る。
第６図は本発明の第３の実施例のパターン図で、内部セ
ルのソース・ドレイン拡散領域を利用して、拡散層領域
に対するコンタクト特性をチェックするためのパターン
の一例である。本実施例では６個の単位内部セルトラン
ジスタ６０１，６０２，６０３゜６０４．６０５，６０
６の各ドレイン領域６１１，６２１゜６１２．６２２，
６１３，６２３，６１４，６２４，６１５，６２５゜６
１６．６２６を直列に接続し、よって２４個の直列コン
タクト列を得るものである。
ルのソース・ドレイン拡散領域を利用して、拡散層領域
に対するコンタクト特性をチェックするためのパターン
の一例である。本実施例では６個の単位内部セルトラン
ジスタ６０１，６０２，６０３゜６０４．６０５，６０
６の各ドレイン領域６１１，６２１゜６１２．６２２，
６１３，６２３，６１４，６２４，６１５，６２５゜６
１６．６２６を直列に接続し、よって２４個の直列コン
タクト列を得るものである。
第７図及び第８図はそれぞれ本発明の第４及び第５の実
施例のパターン図で、内部セルの多結晶シリコンゲート
電極を利用して、この電極の段部を横断する際の金属配
線層の断線及び短絡をチェックするためのパターンの一
例である。第７図でハ、単位内部セルトランジスタの２
つの多結晶シリコンゲート電極７１．７２に直角に横断
する如く金属配線層７３を蛇行して延在させたものであ
シ、又、第８図では、金属配線層８１，８２ｔ−櫛形に
相対向させたものである。
施例のパターン図で、内部セルの多結晶シリコンゲート
電極を利用して、この電極の段部を横断する際の金属配
線層の断線及び短絡をチェックするためのパターンの一
例である。第７図でハ、単位内部セルトランジスタの２
つの多結晶シリコンゲート電極７１．７２に直角に横断
する如く金属配線層７３を蛇行して延在させたものであ
シ、又、第８図では、金属配線層８１，８２ｔ−櫛形に
相対向させたものである。
以上詳細に説明したとおシ、本発明のマスタースライス
半導体集積回路装置は、所定の論理又は記憶に関与しな
い不使用の内部セル部領域、配線部領域及θ入出力部領
域の部分内に、その集積回路装置の各種製造パラメータ
を検出するための、又は不良解析をするための、各種の
チェックパターンを挿入しであるので、チップ面積の不
要なる増加を伴わず、製造プロセスの確認及び解析を容
易に行うことが可能となるという効果を有している。
半導体集積回路装置は、所定の論理又は記憶に関与しな
い不使用の内部セル部領域、配線部領域及θ入出力部領
域の部分内に、その集積回路装置の各種製造パラメータ
を検出するための、又は不良解析をするための、各種の
チェックパターンを挿入しであるので、チップ面積の不
要なる増加を伴わず、製造プロセスの確認及び解析を容
易に行うことが可能となるという効果を有している。
第１図はプロセスチェックパターンの従来ノー例を示す
パターン図、第２図はマスタースライス半導体集積回路
装置の構成の一例を示すパターン図、ｔ４３図は回路構
成金貨ったマスタースライス半導体集積回路装置の一例
を示すパターン図、第４図ないし第８図は、本発明の第
１ないし第５の実施例を示すパターン図である。 １０・・・・・・半導体ウェハー、１１−・・・・装置
チップ、１２・・・・・・チェックチップ、２０．３０
・・・・・・マスタ一部セル部領域、２５・・・・・・
配線部領域、３１〜３３・・・・・・論理回路、３４．
３５・・・・・・記憶回路、３６・−・・・・制御回路
、３７・・・・・・不使用の内部セル部領域、３８・・
・・・・不使用の配線領域、３９・・・・・・不使用の
人出力部領域、４０，５０，６０１〜６０６，７０．８
０・・・・−・単位内部セルトランジスタ、４１，４２
，５１，６１１〜６１６．６２１〜６２６・・・・・・
ドレイン領域、４３・・・・・・ソース領域、４４，４
５，７１．７２−・・−・・多結晶シリコンゲート電極
、４６，５２．５３・・・・・・コンタクト、４７゜４
８ 、４９ 、５４ 、５５・・・−・チェックパッド
、７３，８１゜８２・・・・・・金属配線層。 −０ 竪４−侶
パターン図、第２図はマスタースライス半導体集積回路
装置の構成の一例を示すパターン図、ｔ４３図は回路構
成金貨ったマスタースライス半導体集積回路装置の一例
を示すパターン図、第４図ないし第８図は、本発明の第
１ないし第５の実施例を示すパターン図である。 １０・・・・・・半導体ウェハー、１１−・・・・装置
チップ、１２・・・・・・チェックチップ、２０．３０
・・・・・・マスタ一部セル部領域、２５・・・・・・
配線部領域、３１〜３３・・・・・・論理回路、３４．
３５・・・・・・記憶回路、３６・−・・・・制御回路
、３７・・・・・・不使用の内部セル部領域、３８・・
・・・・不使用の配線領域、３９・・・・・・不使用の
人出力部領域、４０，５０，６０１〜６０６，７０．８
０・・・・−・単位内部セルトランジスタ、４１，４２
，５１，６１１〜６１６．６２１〜６２６・・・・・・
ドレイン領域、４３・・・・・・ソース領域、４４，４
５，７１．７２−・・−・・多結晶シリコンゲート電極
、４６，５２．５３・・・・・・コンタクト、４７゜４
８ 、４９ 、５４ 、５５・・・−・チェックパッド
、７３，８１゜８２・・・・・・金属配線層。 −０ 竪４−侶
Claims (1)
- 人出力部領域、内部セル部領域及び該内部セル部領域間
に延在する配線部領域の各領域を有しマスクパターンを
変更することによシ所定の論理又は記憶を異ならしめ得
るマスタースライス半導体集積回路装置において、前記
所定の論理又は記憶に関与しない領域にチェックパター
ンを設けることを特徴とするマスタースライス半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9178283A JPS59217340A (ja) | 1983-05-25 | 1983-05-25 | マスタ−スライス半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9178283A JPS59217340A (ja) | 1983-05-25 | 1983-05-25 | マスタ−スライス半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59217340A true JPS59217340A (ja) | 1984-12-07 |
Family
ID=14036159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9178283A Pending JPS59217340A (ja) | 1983-05-25 | 1983-05-25 | マスタ−スライス半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59217340A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62119937A (ja) * | 1985-11-19 | 1987-06-01 | Nec Corp | 半導体装置 |
| JPH05121515A (ja) * | 1991-10-30 | 1993-05-18 | Fujitsu Ltd | 半導体集積回路 |
| WO2017203855A1 (ja) * | 2016-05-25 | 2017-11-30 | 株式会社村田製作所 | キャパシタ、及びその製造方法 |
-
1983
- 1983-05-25 JP JP9178283A patent/JPS59217340A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62119937A (ja) * | 1985-11-19 | 1987-06-01 | Nec Corp | 半導体装置 |
| JPH05121515A (ja) * | 1991-10-30 | 1993-05-18 | Fujitsu Ltd | 半導体集積回路 |
| WO2017203855A1 (ja) * | 2016-05-25 | 2017-11-30 | 株式会社村田製作所 | キャパシタ、及びその製造方法 |
| JPWO2017203855A1 (ja) * | 2016-05-25 | 2018-09-13 | 株式会社村田製作所 | キャパシタ、及びその製造方法 |
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