JPS6199349A - ゲ−トアレイマスタスライス集積回路装置におけるクリツプ方法 - Google Patents
ゲ−トアレイマスタスライス集積回路装置におけるクリツプ方法Info
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- JPS6199349A JPS6199349A JP59220450A JP22045084A JPS6199349A JP S6199349 A JPS6199349 A JP S6199349A JP 59220450 A JP59220450 A JP 59220450A JP 22045084 A JP22045084 A JP 22045084A JP S6199349 A JPS6199349 A JP S6199349A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はゲートアレイマスタスライス集積回路装置にお
けるクリップ方法に関する。
けるクリップ方法に関する。
一般に、複雑な集積論理回路のような大規模集積回路（
以下、論理ＬＳＩ）は顧客の要求に応じて製造されるだ
めに、多品種少量生産されている。
以下、論理ＬＳＩ）は顧客の要求に応じて製造されるだ
めに、多品種少量生産されている。
このような多品種少量生産の論理ＬＳＩを迅速且つ低コ
ストで製造する方法としてマスタスライス
、方式が提案されている。
ストで製造する方法としてマスタスライス
、方式が提案されている。
マスタスライス方式とは、多数の基本セルを規則的に予
め配置製造しておき、顧客の要求あるいは開発品種に応
じたユニットセル用の配線パターンマスクを製造してこ
れらの基本セル内の配線および基本セル間の配線のみを
個別的に後に製造するものである。従って、製造もしく
は開発期間は短縮され、また、基本セルの配置構造は各
論理ＬＳＩに共通であるので製造もしくは開発コストも
低減される。なお、基本セルの配置構造は半導体基板内
の不純物拡散領域と必要最小限の基本セル内の配線を決
定するので、バルク構造とも呼ばれる。
め配置製造しておき、顧客の要求あるいは開発品種に応
じたユニットセル用の配線パターンマスクを製造してこ
れらの基本セル内の配線および基本セル間の配線のみを
個別的に後に製造するものである。従って、製造もしく
は開発期間は短縮され、また、基本セルの配置構造は各
論理ＬＳＩに共通であるので製造もしくは開発コストも
低減される。なお、基本セルの配置構造は半導体基板内
の不純物拡散領域と必要最小限の基本セル内の配線を決
定するので、バルク構造とも呼ばれる。
従来の技術および発明が解決しようとする問題点
第２図は相補形ＭＩＳ（ＣＭＩＳ）ゲートアレイに用い
られる基本セルの一例を示す等価回路を示し、第３図に
その平面図、第４図、第５図に第３図のｆｆ−４線断面
図、Ｖ−Ｖ線断面図をそれぞれ示す。第２図に示すよう
に、この基本セルは、ソース（もしくはドレイン）を共
有した１対のＰチャネルトランジスタＰｐｌｔＰｐ２と
、ソース（もしくはドレイン）を共有した１対のＮチャ
ネルトラ１ ンジスタＱＨ１ｔＱｎ２とか
らなシ、これらの異なる導電形のトランジスタ対Ｑｐｔ
、ＱｎｘおよびＱ、２゜Ｑｎ２のゲート同志が共通接続
されている。第３図〜第５図を参照して製造方法につい
て説明すると、上記基本セルはＮ−シリコン基板１にＮ
チャネルトランジスタＱ１１１？Ｑｎ２形成領域として
のＰ−ウェル２を形成し、次いで、アイソレージ目ンと
してのフィールド酸化膜３を形成する。次に、各トラン
ジスタ用のゲート酸化膜４を形成し、さらにＮ−シリコ
ン基板１内にＰチャネルトランジスタ＋ ＱＰ１１ＱＰ２用のＰ 不純物拡散層５を形成し、他方
、Ｐ−ウェル内にＮチャネルトランジスタ用のＮ＋不純
物拡散層６を形成し、最後に各トランジスタＱｉｌｌ＋
Ｑｎｌのゲートおよび各トランジスタＱｐ２ｔＱｎ２の
ゲートを共通接続したポリシリコン層７を形成してバル
ク構造形成としての前工程を終了する。つまシ、この後
の工程は顧客の要求あるいは開発品種に応じたユニット
セル用およびユニットセル間の配線マスクによって行わ
れる。
られる基本セルの一例を示す等価回路を示し、第３図に
その平面図、第４図、第５図に第３図のｆｆ−４線断面
図、Ｖ−Ｖ線断面図をそれぞれ示す。第２図に示すよう
に、この基本セルは、ソース（もしくはドレイン）を共
有した１対のＰチャネルトランジスタＰｐｌｔＰｐ２と
、ソース（もしくはドレイン）を共有した１対のＮチャ
ネルトラ１ ンジスタＱＨ１ｔＱｎ２とか
らなシ、これらの異なる導電形のトランジスタ対Ｑｐｔ
、ＱｎｘおよびＱ、２゜Ｑｎ２のゲート同志が共通接続
されている。第３図〜第５図を参照して製造方法につい
て説明すると、上記基本セルはＮ−シリコン基板１にＮ
チャネルトランジスタＱ１１１？Ｑｎ２形成領域として
のＰ−ウェル２を形成し、次いで、アイソレージ目ンと
してのフィールド酸化膜３を形成する。次に、各トラン
ジスタ用のゲート酸化膜４を形成し、さらにＮ−シリコ
ン基板１内にＰチャネルトランジスタ＋ ＱＰ１１ＱＰ２用のＰ 不純物拡散層５を形成し、他方
、Ｐ−ウェル内にＮチャネルトランジスタ用のＮ＋不純
物拡散層６を形成し、最後に各トランジスタＱｉｌｌ＋
Ｑｎｌのゲートおよび各トランジスタＱｐ２ｔＱｎ２の
ゲートを共通接続したポリシリコン層７を形成してバル
ク構造形成としての前工程を終了する。つまシ、この後
の工程は顧客の要求あるいは開発品種に応じたユニット
セル用およびユニットセル間の配線マスクによって行わ
れる。
通常、ユニットセルたとえば４人力ナンド回路。
４人力ノア回路、６人力ナンド回路、６人力ナンド回路
等毎に基本セルは分割されるが、３人力ナンド回路べ４
人力ナンド回路と同一領域に割当てられ、３人力ノア回
路は４人力ノア回路と同一領域に割当てられ、同様に、
５人力ナンド回路は６人力ナンド回路と同一領域に割当
てられ、５人力ノア回路は６人力ノア回路と同一領域に
割当てられる。
等毎に基本セルは分割されるが、３人力ナンド回路べ４
人力ナンド回路と同一領域に割当てられ、３人力ノア回
路は４人力ノア回路と同一領域に割当てられ、同様に、
５人力ナンド回路は６人力ナンド回路と同一領域に割当
てられ、５人力ノア回路は６人力ノア回路と同一領域に
割当てられる。
たとえば、４人力ナンド回路は第６図（Ａ）に示すよう
に、４つのＰチャネルトランジスタＱｐｉ〜ＱＰ４およ
び４つのＮチャネルトランジスタＱＨｔ〜Ｑｎ４を用い
、トランジスタＱｐｔｔＱｎｘの共通ゲートを入力端子
Ｉ Ｎ１ とし、トランジスタＱｐ２．。
に、４つのＰチャネルトランジスタＱｐｉ〜ＱＰ４およ
び４つのＮチャネルトランジスタＱＨｔ〜Ｑｎ４を用い
、トランジスタＱｐｔｔＱｎｘの共通ゲートを入力端子
Ｉ Ｎ１ とし、トランジスタＱｐ２．。
ＱＨｚの共通ゲートを入力端子ＩＮ２ とし、トラン
ジスタＱｐ ３ ＊ Ｑｎ ３の共通ゲートを入力端子
ＩＮ３とし、トランジスタＱｐａ＊Ｑｎ４の共通ゲート
を入力端子ＩＮ４ としている。そして、出力ＯＵＴ
はトランジスタＱｎ４のドレインからコンタクトＣ０Ｎ
Ｔｌ□ ′ を介して、もしくはトランジスタＱｐ
３＋Ｑｐ４の共通ソースからコンタクトＣ０ＮＴ２を介
してユニットセル用アルミニウム配線によって取出され
る。
ジスタＱｐ ３ ＊ Ｑｎ ３の共通ゲートを入力端子
ＩＮ３とし、トランジスタＱｐａ＊Ｑｎ４の共通ゲート
を入力端子ＩＮ４ としている。そして、出力ＯＵＴ
はトランジスタＱｎ４のドレインからコンタクトＣ０Ｎ
Ｔｌ□ ′ を介して、もしくはトランジスタＱｐ
３＋Ｑｐ４の共通ソースからコンタクトＣ０ＮＴ２を介
してユニットセル用アルミニウム配線によって取出され
る。
第６図（Ｂ）は第６図（Ｎの等価回路を示す。
第６図（Ａ）に示すような４人力ナンド回路用ユニット
セルを３人力ナンド回路に適用するためＫは１つの入力
端子たとえばＩＮ４ を電源線ＬＡ２（Ｖｃｃ）Ｋ接
続すればよい。これによシ、第７図に示す論理回路を得
ることができる。
セルを３人力ナンド回路に適用するためＫは１つの入力
端子たとえばＩＮ４ を電源線ＬＡ２（Ｖｃｃ）Ｋ接
続すればよい。これによシ、第７図に示す論理回路を得
ることができる。
同様に、４人力ノア回路用ユニットセルを３人力ノア回
路に適用するには、１つの入力端子を電源線ＬＡＮ（Ｖ
ｓｓ） Ｋ接続すればよい。
路に適用するには、１つの入力端子を電源線ＬＡＮ（Ｖ
ｓｓ） Ｋ接続すればよい。
上述のごとく、入力端子の１つを電源線に接続すること
を９クリツプ”と呼び、本発明はこのようなりリップ方
法を改善しようとするものである。
を９クリツプ”と呼び、本発明はこのようなりリップ方
法を改善しようとするものである。
ＣＭＩＳゲートアレイとして第９図に示すものは既に提
案されている。第９図においては、１列型基本セルアレ
イＢＣＩの間に２列型基本セルアレイＢＣ２を設けであ
る。これらの基本セルアレイ間には縦方向配線チャネル
領域ＣＨが設けられている。２列型基本セルアレイＢＣ
２においては、その拡大図を第１０図に示すごとく、基
本セル内部に発生する０ＭＯ８特有のラッチアップ現象
を防止するために、Ｐチャネルトランジスタが形成され
たＮ形基板にＮ＋不純物拡散領域Ｒ１，Ｒ４を形成し、
ユニットセル用電源配線層ＬＡ１）ＬＡ４（Ｍａｃ）に
コンタクトを付して接続させ、他方、Ｎチャネルトラン
ジスタが形成され九ＰウェルにＰ＋不純物拡散領域Ｒ２
，Ｒ３を形成し、第１０図に示すごとく、ユニットセル
用電源配線層ＬＡ２１ＬＡ３（Ｖａｓ） にコンタク
トを介して接続させている。
案されている。第９図においては、１列型基本セルアレ
イＢＣＩの間に２列型基本セルアレイＢＣ２を設けであ
る。これらの基本セルアレイ間には縦方向配線チャネル
領域ＣＨが設けられている。２列型基本セルアレイＢＣ
２においては、その拡大図を第１０図に示すごとく、基
本セル内部に発生する０ＭＯ８特有のラッチアップ現象
を防止するために、Ｐチャネルトランジスタが形成され
たＮ形基板にＮ＋不純物拡散領域Ｒ１，Ｒ４を形成し、
ユニットセル用電源配線層ＬＡ１）ＬＡ４（Ｍａｃ）に
コンタクトを付して接続させ、他方、Ｎチャネルトラン
ジスタが形成され九ＰウェルにＰ＋不純物拡散領域Ｒ２
，Ｒ３を形成し、第１０図に示すごとく、ユニットセル
用電源配線層ＬＡ２１ＬＡ３（Ｖａｓ） にコンタク
トを介して接続させている。
また、第９図においては、第１０図に示す縦方向電源配
線層ＬＡ、 、Ｌｉ２ 、Ｌｉ２ 、ＬＩＡ４に加えて
、電源配線のインピーダンスを下げるために、第１１図
に示すような横方向電源配線層ＬＢも配設され得る。な
お、第１１図において横方向電源配線層Ｌ Ｂ （Ｖｓ
ｓ）は同一電源から由来する縦方向配線層（この場合、
Ｌｉ２ 、 Ｌｉ２ ）とその交点においてコンタクト
を介して接続されるが、このときに −は、配恕層ＬＡ
２．ＬＡ３は不純物拡散領域Ｒ２，Ｒ３とは接続されな
い。っま）、これは断線防止から２重コンタクトを禁止
しているからである。
線層ＬＡ、 、Ｌｉ２ 、Ｌｉ２ 、ＬＩＡ４に加えて
、電源配線のインピーダンスを下げるために、第１１図
に示すような横方向電源配線層ＬＢも配設され得る。な
お、第１１図において横方向電源配線層Ｌ Ｂ （Ｖｓ
ｓ）は同一電源から由来する縦方向配線層（この場合、
Ｌｉ２ 、 Ｌｉ２ ）とその交点においてコンタクト
を介して接続されるが、このときに −は、配恕層ＬＡ
２．ＬＡ３は不純物拡散領域Ｒ２，Ｒ３とは接続されな
い。っま）、これは断線防止から２重コンタクトを禁止
しているからである。
従来、上述のラフチアツブ現象防止用の不純物拡散領域
を有し、゛且つ横方向電源配線層を有する２判型ＣＭＯ
Ｓゲートアレイにおける上述のクリップ方法は未だ提案
されていない。りまシ、２列型基本セルにおいては、ラ
ッチアップを防止するだめに、Ｐ形−Ｎ形−Ｎ形−Ｐ形
あるいはＮ形−Ｐ形−Ｐ形−Ｎ形の順にトランジスタが
横方向に形成されており、従って、外側の電源電位と内
側の電源電位とは異なシ、従って、内側においてクリッ
プしなければならないと要求がある。
を有し、゛且つ横方向電源配線層を有する２判型ＣＭＯ
Ｓゲートアレイにおける上述のクリップ方法は未だ提案
されていない。りまシ、２列型基本セルにおいては、ラ
ッチアップを防止するだめに、Ｐ形−Ｎ形−Ｎ形−Ｐ形
あるいはＮ形−Ｐ形−Ｐ形−Ｎ形の順にトランジスタが
横方向に形成されており、従って、外側の電源電位と内
側の電源電位とは異なシ、従って、内側においてクリッ
プしなければならないと要求がある。
問題点を解決するための手段
本発明の目的は、ラッチアップ現象防止用の不純物拡散
領域を有し、且つ横方向配線層を有する２判型ＣＭＯＳ
ゲートアレイにおけるクリップ方法を提供することにあ
り、その手段は、クリップすべき基本セルの内側ゲート
に隣接する横方向配線チャネル領域に所望の電位の電源
線が配設されている場合、この電源ｍＫ前記ゲートを接
続し、他方、上記隣接する横方向配線チャネル領域に所
望の電位の電源線が配設されていない場合、このチャネ
ル領域のラッチアップ防止用不純物拡散領域に前記ゲー
トヲ接続することにより達成される。
領域を有し、且つ横方向配線層を有する２判型ＣＭＯＳ
ゲートアレイにおけるクリップ方法を提供することにあ
り、その手段は、クリップすべき基本セルの内側ゲート
に隣接する横方向配線チャネル領域に所望の電位の電源
線が配設されている場合、この電源ｍＫ前記ゲートを接
続し、他方、上記隣接する横方向配線チャネル領域に所
望の電位の電源線が配設されていない場合、このチャネ
ル領域のラッチアップ防止用不純物拡散領域に前記ゲー
トヲ接続することにより達成される。
、 作用
上述の方法により、内側ゲートに隣接する横方向配線チ
ャネル領域に配設された電源線（第２層）は縦方向に配
設された同種の電源線（第１層）とコンタクトを介して
接続されているので、ゲートは第２層の電源線に接続さ
れると、第１層の電源線に接続されたことになる。また
、ゲートに隣接する横方向配線チャネル領域に配設され
た第２層の電源線が縦方向に配設された第１層の電源線
と異種の場合、第１層はランチアップ防止用の不純物拡
散領域にコンタクトを介して接続されているので、ゲー
トはラッチアップ防止用の不純物拡散領域に接続される
と、やはり、第１層の電源線に接続されたことになる。
ャネル領域に配設された電源線（第２層）は縦方向に配
設された同種の電源線（第１層）とコンタクトを介して
接続されているので、ゲートは第２層の電源線に接続さ
れると、第１層の電源線に接続されたことになる。また
、ゲートに隣接する横方向配線チャネル領域に配設され
た第２層の電源線が縦方向に配設された第１層の電源線
と異種の場合、第１層はランチアップ防止用の不純物拡
散領域にコンタクトを介して接続されているので、ゲー
トはラッチアップ防止用の不純物拡散領域に接続される
と、やはり、第１層の電源線に接続されたことになる。
実施例
第１２図は横方向配線チャネル領域に電源線がない場合
にあってゲートの内側をｖｃｃにクリップする場合を説
明するための平面図、第１３図は第１２図の店−肩線断
面図である。この場合、Ｐ＋不純物拡散領域Ｒ２は電源
線ＬＡ ２ （Ｖｓ ｓ） とコンタクトＣ０ＮＴ３
を介して接続される。従りて、ゲートＧをＶｃｃにクリ
ップする場合、電源線ＬＡ２と同一層である層ＬＡ５
によってゲートＧｔ−Ｐ＋不純物拡散領域Ｒ２にコン
タク）ＣＯＮＴ４を介して接続する。これによシ、ゲー
トＧは電源Ｖ８１１に接続される。
にあってゲートの内側をｖｃｃにクリップする場合を説
明するための平面図、第１３図は第１２図の店−肩線断
面図である。この場合、Ｐ＋不純物拡散領域Ｒ２は電源
線ＬＡ ２ （Ｖｓ ｓ） とコンタクトＣ０ＮＴ３
を介して接続される。従りて、ゲートＧをＶｃｃにクリ
ップする場合、電源線ＬＡ２と同一層である層ＬＡ５
によってゲートＧｔ−Ｐ＋不純物拡散領域Ｒ２にコン
タク）ＣＯＮＴ４を介して接続する。これによシ、ゲー
トＧは電源Ｖ８１１に接続される。
また、第１２図において、ゲートＧをＶｃｃにクリップ
する場合には１列型と同様にしてゲートＧの左外端をＮ
＋不純物拡散領域Ｒ２に接続させる。
する場合には１列型と同様にしてゲートＧの左外端をＮ
＋不純物拡散領域Ｒ２に接続させる。
第１４図は横方向配線チャネル領域に電源線が；らる場
合にあってゲートの内側をＶｓｓにクリップするだめの
平面図、第１図はＩ−Ｉ線断面図である。この場合、電
源線ＬＡＩ はＰ＋不純物拡散領域Ｒ１にコンタクト
Ｃ０ＮＴ５を介して接続されるが、電源線ＬＡ２ は
Ｐ＋不純物拡散領域Ｒ２に接続されず、横方向電源線Ｌ
Ｂにコンタク）ＣＯＮＴ６を介して接続される。つまシ
、電源線ＬＡ２ がＰ＋不純物拡散領域Ｒ２に接続さ
れないのは、断線防止のために二重コンタクトを禁止し
ているためである。この場合、Ｐ＋不純物拡散領域Ｒ２
は高抵抗の基板１を介して隣接するＰ＋不純物拡散領域
に接続されているのでＶＳ８に保持される。従って、ゲ
ートＧｔ−電源線ＬＡ２ に接続された横方向の電源線
ＬＢにコンタク）ＣＯＮＴ７ を介して接続させるこ
とＫよシフリップする。
合にあってゲートの内側をＶｓｓにクリップするだめの
平面図、第１図はＩ−Ｉ線断面図である。この場合、電
源線ＬＡＩ はＰ＋不純物拡散領域Ｒ１にコンタクト
Ｃ０ＮＴ５を介して接続されるが、電源線ＬＡ２ は
Ｐ＋不純物拡散領域Ｒ２に接続されず、横方向電源線Ｌ
Ｂにコンタク）ＣＯＮＴ６を介して接続される。つまシ
、電源線ＬＡ２ がＰ＋不純物拡散領域Ｒ２に接続さ
れないのは、断線防止のために二重コンタクトを禁止し
ているためである。この場合、Ｐ＋不純物拡散領域Ｒ２
は高抵抗の基板１を介して隣接するＰ＋不純物拡散領域
に接続されているのでＶＳ８に保持される。従って、ゲ
ートＧｔ−電源線ＬＡ２ に接続された横方向の電源線
ＬＢにコンタク）ＣＯＮＴ７ を介して接続させるこ
とＫよシフリップする。
また、第１４図においてゲートＧをＶｃｃにクリップす
る場合には、１列型と同様にゲートＧの左外端をＮ＋不
純物拡散領域Ｒ１に接続させる。
る場合には、１列型と同様にゲートＧの左外端をＮ＋不
純物拡散領域Ｒ１に接続させる。
このように、ゲートの内側をＶｓ＋ｓクリップする場合
にあって、隣接する横方向配線チャネルにＶｓｓ用電源
線がある場合には、該電源線にゲートを接続し、逆にな
い場合には、この配線チャネルにあるラッチアップ防止
用の不純物拡散領域にゲートを接続する。同様にゲート
をＶｃｃクリップする場合に、隣接する横方向配線チャ
ネルにＭａｃ用電源線がある場合には、該電源線にゲー
トを接続し、逆にない場合には、この配線チャネルにあ
る１ ラッチアップ防止用の不純物拡散領域
にゲートを接続する。
にあって、隣接する横方向配線チャネルにＶｓｓ用電源
線がある場合には、該電源線にゲートを接続し、逆にな
い場合には、この配線チャネルにあるラッチアップ防止
用の不純物拡散領域にゲートを接続する。同様にゲート
をＶｃｃクリップする場合に、隣接する横方向配線チャ
ネルにＭａｃ用電源線がある場合には、該電源線にゲー
トを接続し、逆にない場合には、この配線チャネルにあ
る１ ラッチアップ防止用の不純物拡散領域
にゲートを接続する。
なお、上述の実施例においては、基本セル内のトランジ
スタの配列は、Ｎチャネル−Ｐチャネル−Ｐチャネル−
Ｎチャネルであるが、Ｐチャネル−Ｎチャネル−Ｎチャ
ネル−Ｐチャネルであっても本発明のクリップ方法は適
用できることは言うまでもない。
スタの配列は、Ｎチャネル−Ｐチャネル−Ｐチャネル−
Ｎチャネルであるが、Ｐチャネル−Ｎチャネル−Ｎチャ
ネル−Ｐチャネルであっても本発明のクリップ方法は適
用できることは言うまでもない。
上述のごとく、２列現基本セルアレイにおいては、ゲー
トの内側からクリップする必要がある。
トの内側からクリップする必要がある。
従って、ゲートの内側の配線は、ユニットセル設計の際
にはクリップ専用域をゲート内側に予め設けておくこと
によって行うのが好ましい。
にはクリップ専用域をゲート内側に予め設けておくこと
によって行うのが好ましい。
発明の詳細
な説明したように本発明によれば、２列型ＣＭＯＳゲー
トアレイにおけるクリップ方法が達成できる。
トアレイにおけるクリップ方法が達成できる。
第１図は本発明に係るゲートアレイマスタスライス集積
回路装置におけるクリップ方法を説明するための断面図
、第２図は相補形ＭＩＳゲートア ′Ｉレイ
に用いられる基本セルの一例を示す等何回路、第３図は
第２図の平面図、第４図および第５図はそれぞれ第３図
の！’／−■線断面図およびｖ−■線断面図、第６図（
Ａ）は４人力ナンド回路ユニットセル用ＣＭＩＳゲート
アレイの一例を示す平面図、第６図（Ｂ）は第６図（４
）のｉ何回路、第７図、第８図はクリップを説明する論
理回路図、第９図は本発明に係るクリップ方法が適用さ
れるゲートアレイマスタスライス集積回路装置の全体図
、第１０図。 第１１図は第９図の部分拡大図、第１２図は本発明に係
るクリップ方法を示す一例を説明する平面図、第１３図
は第１２図の■−■線断面図、第１４図は本発明に係る
クリップ方法を示す他の例を説明する平面図である。 １：基板、２：Ｐウェル、４：ゲート（入力端子）、ｓ
：ｐ＋チャネル不純物拡散領域、６：Ｎ＋チャネル不純
物拡散領域、ＬＡ１、 ＬＡ、 、 ＬＡ、 。 ＬＡ、、ＬＡ５：縦方向配線層、ＬＢ：横方向配線層、
ＲＩ ＨＲ２：ラッチアップ防止用不純物拡散領域。 第 ３図 第４図 第５図 第６図（Ａ） 第６図（Ｂ） ψＣ 第８図 Ｖｓｓ 第９図 手続補正書（自発ン 昭和６０年ＩＯ月２６日
回路装置におけるクリップ方法を説明するための断面図
、第２図は相補形ＭＩＳゲートア ′Ｉレイ
に用いられる基本セルの一例を示す等何回路、第３図は
第２図の平面図、第４図および第５図はそれぞれ第３図
の！’／−■線断面図およびｖ−■線断面図、第６図（
Ａ）は４人力ナンド回路ユニットセル用ＣＭＩＳゲート
アレイの一例を示す平面図、第６図（Ｂ）は第６図（４
）のｉ何回路、第７図、第８図はクリップを説明する論
理回路図、第９図は本発明に係るクリップ方法が適用さ
れるゲートアレイマスタスライス集積回路装置の全体図
、第１０図。 第１１図は第９図の部分拡大図、第１２図は本発明に係
るクリップ方法を示す一例を説明する平面図、第１３図
は第１２図の■−■線断面図、第１４図は本発明に係る
クリップ方法を示す他の例を説明する平面図である。 １：基板、２：Ｐウェル、４：ゲート（入力端子）、ｓ
：ｐ＋チャネル不純物拡散領域、６：Ｎ＋チャネル不純
物拡散領域、ＬＡ１、 ＬＡ、 、 ＬＡ、 。 ＬＡ、、ＬＡ５：縦方向配線層、ＬＢ：横方向配線層、
ＲＩ ＨＲ２：ラッチアップ防止用不純物拡散領域。 第 ３図 第４図 第５図 第６図（Ａ） 第６図（Ｂ） ψＣ 第８図 Ｖｓｓ 第９図 手続補正書（自発ン 昭和６０年ＩＯ月２６日
Claims (1)
- １、導電型チャネルＭＩＳトランジスタと反対導電型Ｍ
ＩＳトランジスタとを少なくとも１対含むＣＭＩＳ基本
セルが２個ずつ近接され且つ対称に配列され、該２個ず
つのＣＭＩＳ基本セルの横方向配線チャネル領域にラッ
チアップ防止用の不純物拡散領域を形成したゲートアレ
イマスタスライス集積回路装置において、前記２個ずつ
の基本セルのゲートの内側を所望の電位にクリップする
場合であって、該ゲートに隣接する横方向配線チャネル
領域に前記所望の電位の電源線が配設されている場合、
前記電源線に前記ゲートを接続することによりクリップ
し、他方、該ゲートに隣接する横方向配線チャネル領域
に前記所望の電位の電源線が配設されていない場合、該
隣接する横方向配線チャネル領域に形成されたラッチア
ップ防止用の不純物拡散領域に前記ゲートを接続するこ
とによりクリップすることを特徴とするゲートアレイマ
スタスライス集積回路装置におけるクリップ方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59220450A JPH07105479B2 (ja) | 1984-10-22 | 1984-10-22 | ゲ−トアレイマスタスライス集積回路装置におけるクリツプ方法 |
| EP85307023A EP0177336B1 (en) | 1984-10-03 | 1985-10-01 | Gate array integrated device |
| DE8585307023T DE3586385T2 (de) | 1984-10-03 | 1985-10-01 | Integrierte gate-matrixstruktur. |
| KR858507267A KR900005150B1 (en) | 1984-10-03 | 1985-10-02 | Gate array integrated circuit device |
| US06/782,923 US4661815A (en) | 1984-10-03 | 1985-10-02 | Gate array integrated device having mixed single column type and matrix type arrays |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59220450A JPH07105479B2 (ja) | 1984-10-22 | 1984-10-22 | ゲ−トアレイマスタスライス集積回路装置におけるクリツプ方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6199349A true JPS6199349A (ja) | 1986-05-17 |
| JPH07105479B2 JPH07105479B2 (ja) | 1995-11-13 |
Family
ID=16751305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59220450A Expired - Fee Related JPH07105479B2 (ja) | 1984-10-03 | 1984-10-22 | ゲ−トアレイマスタスライス集積回路装置におけるクリツプ方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105479B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000208710A (ja) * | 1999-01-13 | 2000-07-28 | Sony Corp | 半導体装置 |
-
1984
- 1984-10-22 JP JP59220450A patent/JPH07105479B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000208710A (ja) * | 1999-01-13 | 2000-07-28 | Sony Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07105479B2 (ja) | 1995-11-13 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |