JP3164067B2

JP3164067B2 - 半導体集積回路装置

Info

Publication number: JP3164067B2
Application number: JP19853398A
Authority: JP
Inventors: 勉古木
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-07-14
Filing date: 1998-07-14
Publication date: 2001-05-08
Anticipated expiration: 2018-07-14
Also published as: JP2000031286A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は複数個の単位セルを
配列して構成される半導体集積回路装置に関し、特に各
単位セルに設けられるウェル又は基板コンタクト領域の
配設位置を改善して高集積化及び半導体素子特性の改善
を実現した半導体集積回路装置に関する。

【０００２】

【従来の技術】複数個の単位セルであって、単位セルの
大きさが必ずしも一様でないセルを配列した半導体集積
回路装置、例えば、ＣＭＯＳ型半導体集積回路装置を製
造する場合には、図９に一例を示すように、任意の数
（ここでは８個）の単位セルＣ２１〜Ｃ２８を組み合わ
せてレイアウトし、かつ所要の配線を形成する。各単位
セルＣ２１〜Ｃ２８はそれぞれにＰ型、Ｎ型の各ウェル
領域ＷＰ，ＷＮを配設し、これらのウェル領域内にゲー
ト電極Ｇ及びＮ型、Ｐ型の各ソース・ドレイン領域ＳＤ
Ｎ，ＳＤＰを形成してＮチャネル又はＰチャネルの各Ｍ
ＯＳトランジスタＮＭＯＳ，ＰＭＯＳを配置し、さらに
前記ＭＯＳトランジスタを含む領域を所定の幅寸法、あ
るいは長さ寸法で区画したそれぞれＸ方向に延びる境界
ラインＬＸとＹ方向に延びる境界ラインＬＹを形成す
る。なお、本明細書においてウェル領域とは半導体基板
に形成されたＰ型又はＮ型の半導体層を意味しており、
必ずしも一導電型の基板に反対導電型の不純物層が形成
された場合に限られるものではなく、基板自身の導電型
層をも含むものである。さらに、前記ＭＯＳトランジス
タと干渉しない前記Ｎ型及びＰ型の各ウェル領域ＷＮ，
ＷＰ内に、当該ウェル領域に対して給電を行うための同
一導電型でかつ高濃度不純物層からなるウェルコンタク
ト領域ＷＣＡＮ，ＷＣＡＰを配設している。そして、各
単位セルＣ２１〜Ｃ２４，Ｃ２５〜Ｃ２８はそれぞれの
ウェル領域がＸ方向に一列状態となるように、各単位セ
ルのＸ方向に延びる境界ラインＬＸが一直線上に配置す
るように配列する。なお、図示のように、前記ウェル領
域が並設された方向であるＹ方向にも単位セルを隣接配
列する場合には、Ｙ方向に隣接する単位セル間でＰ型又
はＮ型の同一導電型のウェル領域を反対方向に向けて設
定し、Ｙ方向に隣接する単位セルの各同一導電型のウェ
ル領域が一体化するように配設する。これにより、形成
される半導体集積回路装置は、各単位セルのウェル領域
がＸ方向に連結された一つのウェルとして構成される。

【０００３】このような半導体集積回路装置では、図９
のＣＣ線断面構造を図１０に併せて示すように、複数の
単位セルＣ２１〜Ｃ２８をレイアウトして所望の集積回
路を構成した場合に、各単位セルのウェル領域における
ウェル電気抵抗によって各単位セルのウェル電位に電位
勾配が生じないように、各単位セルのそれぞれのウェル
領域ＷＰ，ＷＮに少なくとも１つのウェルコンタクト領
域ＷＣＡＰ，ＷＣＡＮが配置され、このウェルコンタク
ト領域に接続されるウェルコンタクトＷＣＴを介して給
電を行うように構成している。なお、図１０において、
ＰＳＵＢはＰ型シリコン基板、ＳＩＯは層間絶縁膜、Ｓ
ＩＧは信号配線、ＷＣＴはウェルコンタクトである。ま
た、この場合、異なる構成の単位セルでは、内部に配置
したＭＯＳトランジスタの規格や数等の違いによってそ
れぞれの配置パターンが異なるために、各単位セルのウ
ェルコンタクト領域は個々の単位セルに固有の位置に配
置されている。

【０００４】

【発明が解決しようとする課題】ところで、従来の半導
体集積回路装置では、図９に示したように、ウェルコン
タクト領域ＷＣＡＰ，ＷＣＡＮが単位セルのＸ方向に延
びる境界ラインＬＸよりも微小寸法ΔＬ’だけ内側に配
置されている。このため、多数の単位セルをレイアウト
して集積回路を構成した際に、Ｘ方向及びＹ方向に隣接
する単位セルの各ウェルコンタクト領域が近接配置され
た箇所、例えば図９のＣＣ線の断面図を示す図１０の箇
所において、単位セルＣ２３とＣ２７の各ウェルコンタ
クト領域ＷＣＡＮ間に微小の間隔ΔＬ（ΔＬ＝２・Δ
Ｌ’）で対向する領域（以下、微小対向間領域と称す
る）ＳＰＣが形成される。このため、前記半導体集積回
路装置の場合には、隣接する単位セルのＮ型ウェル領域
ＷＮの各ウェルコンタクト領域ＷＣＡＮ間に微小対向間
領域ＳＰＣが存在されることになり、その結果として、
この微小対向間領域ＳＰＣの間隔寸法ΔＬだけ単位セル
の配列方向の寸法が大きくなり、半導体集積回路装置の
高集積化の障害となる。

【０００５】また、このように、微小対向間領域が存在
すると、ウェルコンタクト領域を実際に形成する際のフ
ォトリソグラフィ工程において、微小対向間領域に微小
幅寸法のフォトレジストマスクが形成されることにな
る。図１１はその状態を示しており、Ｎ型ソース・ドレ
イン領域ＳＤＮやＮ型のウェルコンタクト領域ＷＣＡＮ
を形成する際の不純物注入工程において形成するフォト
レジストマスクＰＲが、隣接するウェルコンタクト領域
ＷＣＡＮの微小対向間領域ＳＰＣにおいて細幅のフォト
レジストマスクＰＲ’として形成されている。このた
め、この微小幅寸法のフォトレジストマスクＰＲ’がフ
ォトリソグラフィ工程の途中で倒れ易くなり、前記した
ウェルコンタクト領域ＷＣＡＮを形成するための不純物
の注入工程において、フォトレジストマスクの倒れによ
って設計通りのウェルコンタクト領域を形成することが
できなくなるという問題が生じることになる。

【０００６】前記した微小対向間領域の発生を防止する
ためには、ウェルコンタクト領域を単位セルの境界ライ
ンに接触した位置に形成すればよい。例えば、特開昭６
１−１９１０４７号公報に記載の技術では、隣接配置す
る単位セルの各ソースコンタクト領域を単位セルの境界
ラインに接する位置に配置しており、そのため複数の単
位セルを隣接配置したときには、隣接する単位セルの各
ソースコンタクト領域が接触され、両ソースコンタクト
領域間に微小対向間領域が生じることがなく、半導体集
積回路装置の高集積化を図る上で有効となる。

【０００７】しかしながら、この従来の技術では、一導
電型の領域内に形成された逆導電型のソース領域に給電
するためのソースコンタクト領域に適用したものである
ため、前記のように隣接する単位セルの各ソース領域が
接触した状態で形成される場合には良いが、各単位セル
におけるソース領域の位置にずれが生じており配列した
場合に各ソース領域が接触されることなく離間配置され
るときには、一導電型のウェル領域と、逆導電型の各ソ
ース領域との間に寄生トランジスタが生成されてしま
い、本来のトランジスタ特性を劣化させるおそれが生じ
る。したがって、前記公報に記載の技術は、隣接する単
位セルの各ソース領域が接触されるという制限の下では
有効であるが、前記したように本発明が対象とするよう
に単位セルのそれぞれにおけるウェルコンタクト領域の
配置位置が特定されることがない場合には、隣接する単
位セルの各ウェルコンタクト領域が接触されることが確
約でぎず、そのために前記したような問題が生じること
は避けられない。また、ウェルコンタクト領域が単位セ
ルの境界ラインに接していると、実際に半導体基板に不
純物を拡散してウェルコンタクト領域を形成した際に、
不純物の水平方向の拡散によって単位セルの境界を越え
て形成されることがあり、特に異なる導電型のウェル領
域を隣接配置したときに当該ウェルコンタクト領域が反
対導電型のウェル領域に形成されてしまい、各単位セル
のトランジスタの特性が劣化されるとともに、目的とす
る半導体集積回路装置を製造することができなくなる。
また、ゲートアレイのように、同一形状の単位セルを同
一方向に配置する場合には、ウェルコンタクトＷＣＴの
位置を予め考慮して配置することができる。例えば、隣
接する単位セルでウェルコンタクトＷＣＴを共有するよ
うに配置したり、複数の単位セル毎に１つのウェルコン
タクトＷＣＴを配置するなどが比較的容易にレイアウト
できる。このため、前述のような微小対向間領域の問題
は所持ない。しかしながら、異なる構成の単位セルをラ
ンダムに配置する場合、隣接する単位セルのウェルコン
タクトＷＣＴがどの位置になるかは予測できない。ゲー
トアレイのようにウェルコンタクトＷＣＴを予め決めて
しまうと、単位セルを構成するトランジスタを最適な位
置に配置できなかったり、単位セルのサイズが大きくな
るなどの問題が生じる。

【０００８】本発明の目的は、隣接配置した単位セル間
での微小対向間領域を無くして半導体集積回路装置の高
集積化を実現するとともに、隣接配置した単位セル内の
各トランジスタの特性劣化を防止した半導体集積回路装
置を提供するものである。

【０００９】

【課題を解決するための手段】本発明の半導体集積回路
装置は、Ｘ方向及びＹ方向の境界ラインで区画される領
域内に少なくとも一導電型の半導体領域を有し、かつ前
記半導体領域内に同一導電型の半導体コンタクト領域を
配置した単位セルを備え、前記単位セルとこれに隣接す
る異なる構成の単位セルとが両単位セルの境界ラインが
互いに重なるようにＸ方向及びＹ方向の少なくとも一方
に配列した構成とされ、かつ前記半導体コンタクト領域
は前記配列方向に隣接する単位セルの境界ラインに接し
た状態で形成されていることを特徴とする。ここで、前
記半導体コンタクト領域は矩形パターンに形成され、か
つその一辺が前記配列方向に隣接する単位セルの境界ラ
インに重なる状態で形成される。例えば、前記単位セル
は少なくともＸ方向に配列され、各単位セルの半導体コ
ンタクト領域はその一辺が各単位セルのＸ方向に対向さ
れるＸ側の境界ラインに重なるように配置される。ある
いは、前記単位セルは少なくともＹ方向に配列され、各
単位セルの半導体コンタクト領域はその一辺が各単位セ
ルのＹ方向に対向されるＹ側の境界ラインに重なるよう
に配置される。

【００１０】ここで、本発明をＣＭＯＳ構造の半導体集
積回路装置に適用する場合には、前記単位セルの半導体
領域は一導電型の半導体基板或いは前記半導体基板に形
成された逆導電型のウェル領域として構成され、前記半
導体コンタクト領域は、前記半導体基板の基板コンタク
ト領域或いは前記ウェル領域のウェルコンタクト領域と
して構成される。あるいは、前記単位セルは、Ｘ方向に
Ｐ型ウェル領域とＮ型ウェル領域が配列された構成とさ
れ、前記Ｐ型ウェル領域とＮ型ウェル領域のそれぞれに
配設されたＰ型ウェルコンタクト領域とＮ型ウェルコン
タクト領域はそれぞれの一辺がＸ方向両端の境界ライン
又はＹ方向両端の境界ラインに重なるように配置された
構成とされる。

【００１１】本発明の半導体集積回路装置では、隣接す
る単位セルの境界ライン上に半導体コンタクト領域が配
設されるため、隣接する単位セルの各半導体コンタクト
領域間に微小対向間領域が生成されることがなく、単位
セルの配列寸法を低減し、高集積化が実現できる。ま
た、フォトレジスト工程におけるフォトレジスト膜の倒
れが生じることもなく、高精度な素子パターンの形成が
可能となる。さらに、隣接する単位セル間では、一導波
管の半導体領域に設けた同一導電型の半導体コンタクト
領域が同一境界ライン上に配置されるため、両単位セル
間に寄生素子が形成されることもなく、素子特性の劣化
が防止できる。

【００１２】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は本発明をＣＭ
ＯＳ型半導体集積回路装置に適用した第１の実施形態の
一部の平面構成図である。複数（ここでは８個）の単位
セルＣ１〜Ｃ８がＸ方向（長さ方向）、Ｙ方向（幅方
向）に配列されている。前記各単位セルＣ１〜Ｃ８は、
図２に１つの単位セルを模式的に示すように、Ｙ方向に
Ｐ型ウェルＷＰとＮ型ウェルＷＮが並設されており、こ
れらＰ型ウェルＷＰとＮ型ウェルＷＮを含む領域に単位
セルの境界ラインＬＸ，ＬＹが設定されている。ここ
で、前記各単位セルは幅寸法、すなわちＹ方向のセル寸
法は全て等しく設計されているが、長さ方向、すなわち
Ｘ方向のセル寸法はそれぞれ固有の長さ寸法に設計され
ている。そして、各単位セルＣ１〜Ｃ８のそれぞれにお
いて、前記Ｐ型ウェルＷＰとＮ型ウェルＷＮの領域にわ
たってゲート電極Ｇが配置され、かつＮ型、Ｐ型のソー
ス・ドレイン領域ＳＤＮ，ＳＤＰが配置されてＮチャネ
ルＭＯＳトランジスタＮＭＯＳ、ＰチャネルＭＯＳトラ
ンジスタＰＭＯＳで構成されるＣＭＯＳ構造がレイアウ
ト設計され、さらに、前記Ｐウェル領域ＷＰとＮウェル
領域ＷＮのそれぞれに対応して各１つのウェルコンタク
ト領域ＷＣＡＰ，ＷＣＡＮが配設されている。前記ウェ
ルコンタクト領域ＷＣＡＰ，ＷＣＡＮはその平面形状が
矩形のパターンに設計されるとともに、その外側の辺が
前記単位セルＣ１〜Ｃ８の境界ラインＬＹ上に配置され
る。すなわち、この実施形態では、前記ウェルコンタク
ト領域ＷＣＡＰ，ＷＣＡＮのそれぞれの一辺は、各単位
セルのＹ方向に延びる境界ラインＬＹ上に重なるような
Ｘ方向の位置に配置される。また、各単位セルＣ１〜Ｃ
８ではセル内に含まれる前記したＭＯＳトランジスタの
数、規格の相違により前記ウェルコンタクト領域のＹ方
向の位置はそれぞれセル内の同じ位置あるいは異なる位
置に配置される。

【００１３】そして、図１に示したように、前記各単位
セルＣ１〜Ｃ８は、各Ｐ型ウェルＷＰとＮ型ウェルＷＮ
がそれぞれＸ方向に一直線上に配列されるようにＸ方向
に配列され、かつ各単位セルのＸ方向に延びる境界ライ
ンＬＸがＸ方向に一直線となり、しかもＹ方向に延びる
境界ラインＬＹが隣接する単位セルで相互に重なるよう
に配置される。ここで前記単位セルＣ５〜Ｃ８は、前記
単位セルＣ１〜Ｃ４に対してＰ型ウェルＷＰとＮ型ウェ
ルＷＮがＹ方向に反転配置された単位セルとして構成さ
れており、この反転型の単位セルＣ５〜Ｃ８は前記単位
セルＣ１〜Ｃ４と同様にしてＸ方向に配列され、しかる
上でこの単位セルＣ５〜Ｃ８の列を前記単位セルＣ１〜
Ｃ４の列に対してＹ方向に隣接されるように配置する。
このとき、前記した単位セルＣ１〜Ｃ４の場合と同様
に、隣接する各単位セルのＹ方向に延びる境界ラインＬ
Ｙが相互重なるようなＸ方向の位置に配置される。

【００１４】このように、配列された単位セルＣ１〜Ｃ
８に対して所要の配線パターンが設計される。図３は図
１の集積回路のうち、前記単位セルＣ５〜Ｃ８の拡大レ
イアウト図である。また、図４は図３のＡＡ線拡大断面
図であり、同図において、前記した各部に対応する部分
には同一符号を付してある。また、同図において、ＰＳ
ＵＢはＰ型シリコン基板、ＳＩＯは層間絶縁膜である。
これらの図に示すように、前記各単位セルＣ５〜Ｃ８の
各ＭＯＳトランジスタＰＭＯＳ，ＮＭＯＳのソース・ド
レイン領域ＳＤＰ，ＳＤＮに対してソースコンタクトＳ
ＣＴ及びドレインコンタクトＤＣＴが配置され、また前
記各ウェル領域ＷＰ，ＷＮのウェルコンタクト領域ＷＣ
ＡＰ，ＷＣＡＮに対してウェルコンタクトＷＣＴが配置
される。そして、前記各コンタクトＳＣＴ，ＷＣＴに対
して高電圧側配線（ＶＣＣ）と低電圧側配線（ＧＮＤ）
が配設される。また、両ＭＯＳトランジスタのドレイン
コンタクトＤＣＴは信号配線ＳＩＧによって相互に接続
されている。

【００１５】この半導体集積回路装置では、Ｘ方向に配
列されてＸ方向に隣接される単位セル間では、それぞれ
のウェルコンタクト領域ＷＣＡＰ，ＷＣＡＮはＸ方向の
位置は前記したようにＹ方向に延びる境界ラインＬＹに
接した位置に特定されるが、Ｙ方向の位置についてはそ
れぞれのウェルコンタクト領域ＷＣＡＰ，ＷＣＡＮは相
互に一致され、あるいは異なる位置となる。例えば、図
３において、単位セルＣ７とＣ８間では各ウェルコンタ
クト領域ＷＣＡＰのＹ方向の位置は完全に一致し、同じ
くウェルコンタクト領域ＷＣＡＮはＹ方向において一部
が重なっており、単位セルＣ５とＣ６間では各ウェルコ
ンタクト領域ＷＣＡＰはＹ方向には完全にずれた状態と
なっている。しかしながら、前記したようにＸ方向に隣
接する単位セルの各ウェルコンタクト領域ＷＣＡＰ，Ｗ
ＣＡＮは、各単位セルのＹ方向に延びる境界ラインＬＹ
上に位置しているため、両単位セルのウェルコンタクト
領域間にはＸ方向の微小対向間領域ＳＰＣが存在される
ことはない。すなわち、前記した単位セルＣ７とＣ８で
はウェルコンタクト領域ＷＣＡＮが相互に接触している
ため、両ウェルコンタクト領域ＷＣＡＮ間に微小対向間
領域が存在しないことは明らかであり、単位セルＣ７と
Ｃ８のウェルコンタクト領域ＷＣＡＰ間、或いは単位セ
ルＣ５とＣ６のウェルコンタクト領域ＷＣＡＰ間のよう
に両ウェルコンタクト領域がずれている場合にも、両ウ
ェルコンタクト領域がＸ方向に離間して対向されること
がないため、微小対向間領域が生成されることはない。

【００１６】したがって、図４から判るように、Ｘ方向
に隣接される単位セル、例えばＣ７とＣ８との間に微小
対向間領域を確保する必要がなくなり、半導体集積回路
装置におけるＸ方向の寸法を最小限に抑え、半導体集積
回路装置の高集積化が実現できる。因みに、従来のよう
にウェルコンタクト領域を単位セルの境界ラインＬＹか
ら離して配置した単位セルをＸ方向に配列した場合の構
成を図５に示す。同図に示すように、隣接する単位セル
Ｃ７とＣ８の間に寸法ΔＬの微小対向間領域ＳＰＣが生
じている。また、微小対向間領域ＳＰＣが生成されない
ため、半導体集積回路装置の製造時に、図１１に示した
ような細幅のフォトレジストパターンＰＲ’が形成され
ることもなく、フォトレジストパターンの倒れによるパ
ターン不良が生じることもない。また、この実施形態か
ら明らかなように、本発明では一導電型のウェル領域
に、同一導電型のウェルコンタクト領域を形成したもの
であるため、隣接する単位セルの各ウェルコンタクト領
域が近接配置された場合でも、ウェルとウェルコンタク
ト領域とで寄生トランジスタが形成されることもなく、
トランジスタ特性の劣化が生じることもない。また、各
単位セルのウェルコンタクト領域が水平方向に拡散して
Ｘ方向に隣接する単位セルのウェル領域内に進入した場
合でも、進入した領域はＸ方向に隣接する単位セルの同
一導電型のウェルであるため、隣接する単位セルのトラ
ンジスタの特性が劣化することもない。

【００１７】この実施形態は、ウェルコンタクト領域Ｗ
ＣＡＰ，ＷＣＡＮが単位セルのＹ方向に延びる境界ライ
ンＬＹに配置されるため、Ｘ方向の幅寸法を低減するこ
とができ、Ｘ方向に配列する単位セルの個数を増大し、
あるいはＸ方向の幅寸法を低減した集積回路を設計する
場合に有利となる。なお、この実施形態では、各単位セ
ルのウェルコンタクト領域をＸ方向に延びる境界ライン
ＬＸに近接配置すると、Ｙ方向に隣接する単位セルのウ
ェルコンタクト領域との間で微小対向間領域が形成され
るおそれがあるため、ウェルコンタクト領域のＹ方向の
位置は境界ラインＬＸに近接することがない位置に配置
することが肝要である。

【００１８】図６は本発明を第１の実施形態と同様にＣ
ＭＯＳ型半導体集積回路装置に適用した第２の実施形態
の一部の平面構成図であり、複数（８個）の単位セルＣ
１１〜Ｃ１８がＸ方向、Ｙ方向に配列されている。前記
各単位セルＣ１１〜Ｃ１８は、図７に模式図を示すよう
に、ウェルコンタクト領域ＷＣＡＰ，ＷＣＡＮの配置位
置を除けば第１の実施形態と全く同じであり、Ｙ方向に
Ｐ型ウェルＷＰとＮ型ウェルＷＮが並設されており、境
界ラインＬＸ，ＬＹにより単位セルが区画されている。
また、前記各単位セルＣ１１〜Ｃ１８は幅寸法、すなわ
ちＹ方向のセル寸法は全て等しく設計されているが、長
さ寸法、すなわちＸ方向のセル寸法はそれぞれ固有の長
さ寸法に設計されている。そして、各単位セルのそれぞ
れにおいて、前記Ｐ型ウェルＷＰとＮ型ウェルＷＮの領
域にわたってゲート電極Ｇが配置され、かつＮ型、Ｐ型
のソース・ドレイン領域ＳＤＮ，ＳＤＰが配置されてＮ
チャネルＭＯＳトランジスタＮＭＯＳ、ＰチャネルＭＯ
ＳトランジスタＰＭＯＳで構成されるＣＭＯＳ構造がレ
イアウト設計され、さらに、前記Ｐウェル領域ＷＰとＮ
ウェル領域ＷＮのそれぞれに対応して各１つのウェルコ
ンタクト領域ＷＣＡＰ，ＷＣＡＮが配設されている。

【００１９】ここで、この第２の実施形態では、前記ウ
ェルコンタクト領域ＷＣＡＰ，ＷＣＡＮはその平面形状
が矩形のパターンに設計されるとともに、その外側の辺
が各単位セルのＸ方向に延びる境界ラインＬＸ上に配置
される。また、各単位セルＣ１１〜Ｃ１８ではセル内に
含まれる前記したＭＯＳトランジスタの数、規格の相違
により前記ウェルコンタクト領域ＷＣＡＰ，ＷＣＡＮの
Ｘ方向の位置はそれぞれ同じ位置あるいは異なる位置に
配置される。

【００２０】そして、前記各単位セルＣ１１〜Ｃ１８
は、各単位セルのＰ型ウェルＷＰとＮ型ウェルＷＮがそ
れぞれＸ方向に一直線上に配列されるようにＸ方向に配
列され、かつ各単位セルのＸ方向に延びる境界ラインＬ
ＸがＸ方向に一直線となり、しかもＹ方向に延びる境界
ラインＬＹがＸ方向に隣接する単位セルで重なるように
配置される。なお、前記単位セルＣ１１〜Ｃ１４と単位
セルＣ１５〜Ｃ１８はそれぞれウェル領域ＷＰ，ＷＮが
反対側に向けられており、各単位セルのＮ型ウェル領域
ＷＮが相互に接し、かつ各単位セルのＸ方向に延びる境
界ラインＬＸが相互に重なるように配置される。

【００２１】このように、配列された単位セルＣ１１〜
Ｃ１８の各ソース・ドレイン領域ＳＤＰ，ＳＤＮに対し
てソースコンタクトＳＣＴ及びドレインコンタクトＤＣ
Ｔが配置され、また前記ウェルコンタクト領域ＷＣＡ
Ｐ，ＷＣＡＮに対してウェルコンタクトＷＣＴが配置さ
れ、さらにこれらコンタクトに対して高電圧側配線（Ｖ
ＣＣ）と低電圧側配線（ＧＮＤ）が配設され、さらに、
信号配線ＳＩＢが接続されることは前記第１の実施形態
と同じである。

【００２２】この半導体集積回路装置では、Ｙ方向に配
列されてＹ方向に隣接される単位セル間では、それぞれ
のウェルコンタクト領域のうち、相互に一体化されたＮ
型ウェル領域ＷＮのウェルコンタクト領域ＷＣＡＮはそ
れぞれＸ方向の位置が互いに一致され、あるいは異なる
位置となる。例えば、同図において、単位セルＣ１３と
Ｃ１７間では各ウェルコンタクト領域ＷＣＡＮのＸ方向
の位置は完全に一致し、単位セルＣ１２とＣ１６間では
Ｘ方向において一部が重なっており、単位セルＣ１４と
Ｃ１８間ではＸ方向には完全にずれた状態となってい
る。しかしながら、これらのＹ方向に隣接している単位
セルの各ウェルコンタクト領域ＷＣＡＮの一辺はそれぞ
れ各単位セルのＸ方向に延びる境界ラインＬＸ上に位置
しているため、Ｙ方向に対向される単位セルのウェルコ
ンタクト領域ＷＣＡＮ間には微小対向間領域が存在され
ることはない。すなわち、前記した単位セルＣ１３とＣ
１７間ではウェルコンタクト領域ＷＣＡＮが接触してい
るため、微小対向間領域が存在しないことは明らかであ
り、単位セルＣ１２とＣ１６間、或いは単位セルＣ１４
とＣ１８間のように両ウェルコンタクト領域ＷＣＡＮが
ずれている場合にも、両ウェルコンタクト領域ＷＣＡＮ
がＹ方向に離間して対向されることがないため、微小対
向間領域が生成されることはない。

【００２３】したがって、Ｙ方向に隣接される単位セル
間に微小対向間領域を確保する必要がなくなり、半導体
集積回路装置におけるＹ方向の寸法を最小限に抑え、半
導体集積回路装置の高集積化が実現できる。図７は図６
のＢＢ線に沿う断面図を示しており、図９及び図１０に
示した従来構成のように、隣接する単位セルＣ１３とＣ
１７間に微小対向間領域ＳＰＣが生成されていないこと
が判る。また、微小対向間領域ＳＰＣが生成されないた
め、半導体集積回路装置の製造時に、細幅のフォトレジ
ストパターンが形成されることもなく、フォトレジスト
パターンの倒れによるパターン不良が生じることもな
い。また、この実施形態から明らかなように、本発明で
は一導電型のウェル領域に、同一導電型のウェルコンタ
クト領域を形成したものであるため、隣接する単位セル
の各ウェルコンタクト領域が近接配置された場合でも、
ウェルとウェルコンタクト領域とで寄生トランジスタが
形成されることもなく、トランジスタ特性の劣化が生じ
ることもない。また、各単位セルのウェルコンタクト領
域が水平方向に拡散してＹ方向に隣接する単位セルのウ
ェル領域内に進入した場合でも、進入した領域はＹ方向
に隣接する単位セルの同一導電型のウェルであるため、
隣接する単位セルのトランジスタの特性が劣化すること
もない。

【００２４】この実施形態は、ウェルコンタクト領域の
一辺が単位セルのＸ方向に延びる境界ラインＬＸ上に配
置されるため、Ｙ方向の長さ寸法を低減することがで
き、Ｙ方向に配列する単位セルの個数を増大し、あるい
はＹ方向の長さ寸法を低減した集積回路を設計する場合
に有利となる。なお、この実施形態では、各単位セルの
ウェルコンタクト領域をＹ方向に延びる境界ラインＬＹ
に近接配置すると、Ｘ方向に隣接する単位セルのウェル
コンタクト領域との間で微小対向間領域が形成されるお
それがあるため、ウェルコンタクト領域のＸ方向の位置
は境界ラインＬＹに近接することがない位置に配置する
ことが肝要である。

【００２５】以上のように、本発明の半導体集積回路装
置においては、単位セルのＸ方向の長さ寸法が異なる種
々の単位セルを設計し、あるいは単位セルの内部におけ
るトランジスタの配置が異なる種々の単位セルを設計し
た場合に、各単位セルのウェルコンタクト領域のＸ方
向、あるいはＹ方向の配置位置が各単位セルにおいてそ
れぞれ異なる位置に配置された場合においても、Ｙ方向
及びＸ方向のいずれの方向に隣接する単位セル間におい
てウェルコンタクト領域間に微小対向間領域が生成され
ることがなく、半導体集積回路装置の高集積化、及び素
子特性の改善が達成できる。

【００２６】なお、この種の単位セルのレイアウトをコ
ンピュータソフトにより自動設計する場合に、隣接する
単位セル間の各コンタクト領域がフォトリソグラフィ技
術の解像寸法以下にまで近接した状態でレイアウトされ
ることを防止するために、従来から最小寸法の制限を行
っているが、この制限がそのまま有効であると、前記し
たウェルコンタクト領域の配置が制限を受けることがあ
る。したがって、本発明を実行するコンピュータソフト
ではウェルコンタクト領域に対するレイアウトでは前記
した最小寸法の制限を解除するようにソフトを設計する
ことが好ましい。

【００２７】前記実施形態では、ＣＭＯＳ構造の半導体
集積回路装置に本発明を適用した例を示したが、同一導
電型のウェルが隣接配置されるレイアウト構成の半導体
集積回路装置であれば、一導電型の半導体集積回路装置
においても本発明を同様に適用でき、あるいはバイポー
ラトランジスタを含む半導体集積回路装置においても同
様に適用することが可能である。

【００２８】

【発明の効果】以上説明したように本発明は、半導体領
域と同一導電型の半導体コンタクト領域が設けられた単
位セルを、各単位セルを画成するための境界ラインが互
いに重なるようにＸ方向及びＹ方向の少なくとも一方に
配列し、かつ前記各単位セルの半導体コンタクト領域は
前記配列方向に隣接する単位セルの境界ラインに接した
状態で形成された構成としているので、隣接する単位セ
ルの各半導体コンタクト領域間に微小対向間領域が生成
されることがなく、単位セルの配列寸法を低減し、高集
積化が実現できる。また、フォトレジスト工程における
フォトレジスト膜の倒れが生じることもなく、高精度な
素子パターンの形成が可能となる。さらに、隣接する単
位セル間では、一導電型の半導体領域に設けた同一導電
型の半導体コンタクト領域が同一境界ライン上に配置さ
れるため、両単位セル間に寄生素子が形成されることも
なく、素子特性の劣化が防止できる。また、異なる大き
さや、異なる種類の単位セルを隣接配置しても、不要な
対向間領域を設ける必要がなく、微細化が実現できると
ともに、配置の自由度が向上できる。

【図面の簡単な説明】

【図１】本発明の半導体集積回路装置の第１の実施形態
の平面レイアウト図である。

【図２】本発明の第１の実施形態の単位セルの基本構成
を示す図である。

【図３】図１の一部の拡大図である。

【図４】図３のＡＡ線拡大断面図である。

【図５】第１の実施形態の効果を説明するための比較図
としての従来技術の断面図である。

【図６】本発明の第２の実施形態の平面レイアウト図で
ある。

【図７】本発明の第２の実施形態の単位セルの基本構成
を示す図である。

【図８】図６のＢＢ線拡大断面図である。

【図９】従来の半導体集積回路装置の平面レイアウト図
である。

【図１０】図９のＣＣ線拡大断面図である。

【図１１】従来技術の問題点を説明するための断面図で
ある。

【符号の説明】

Ｃ１〜Ｃ８単位セルＣ１１〜Ｃ１８単位セルＰＳＵＢＰ型シリコン基板ＷＮＮ型ウェル領域ＷＰＰ型ウェル領域ＷＣＡＮＮ型ウェル領域のウェルコンタクト領域ＷＣＡＰＰ型ウェル領域のウェルコンタクト領域ＰＭＯＳＰチャネルＭＯＳトランジスタＮＭＯＳＮチャネルＭＯＳトランジスタＬＸＸ方向に延びる境界ラインＬＹＸ方向に延びる境界ラインＧゲート電極ＳＤＮＮ型ソース・ドレイン領域ＳＤＰＰ型ソース・ドレイン領域ＳＰＣ微小対向間領域

Claims

(57)【特許請求の範囲】

【請求項１】Ｘ方向及びＹ方向の境界ラインで区画さ
れる領域内に少なくとも一導電型の半導体領域を有し、
かつ前記半導体領域内に同一導電型の半導体コンタクト
領域を配置した単位セルを備え、前記単位セルとこれに
隣接する異なる構成の単位セルとが両単位セルの境界ラ
インが互いに重なるようにＸ方向及びＹ方向の少なくと
も一方に配列した半導体集積回路装置において、前記半
導体コンタクト領域は前記配列方向に隣接する単位セル
の境界ラインに接した状態で形成されていることを特徴
とする半導体集積回路装置。
【請求項２】前記半導体コンタクト領域は矩形パター
ンに形成され、かつその一辺が前記配列方向に隣接する
単位セルの境界ラインに重なる状態で形成されている請
求項１に記載の半導体集積回路装置。
【請求項３】前記単位セルは少なくともＸ方向に配列
され、各単位セルの半導体コンタクト領域はその一辺が
各単位セルのＸ方向に対向されるＸ側の境界ラインに重
なるように配置されている請求項２に記載の半導体集積
回路装置。
【請求項４】前記単位セルは少なくともＹ方向に配列
され、各単位セルの半導体コンタクト領域はその一辺が
各単位セルのＹ方向に対向されるＹ側の境界ラインに重
なるように配置されている請求項２に記載の半導体集積
回路装置。
【請求項５】隣接する単位セルのそれぞれの半導体コ
ンタクト領域の一辺は前記単位セル間の同一の境界ライ
ン上に重なるように配置され、かつ各半導体コンタクト
領域の各一辺は前記同一の境界ライン上において相互に
重なり、あるいは接し、さらには離間されていることを
特徴とする請求項２ないし４のいずれかに記載の半導体
集積回路装置。
【請求項６】前記単位セルの半導体領域は一導電型の
半導体基板或いは前記半導体基板に形成された逆導電型
のウェル領域であり、前記半導体コンタクト領域は、前
記半導体基板の基板コンタクト領域或いは前記ウェル領
域のウェルコンタクト領域である請求項１ないし５のい
ずれかに記載の半導体集積回路装置。
【請求項７】前記単位セルは、Ｘ方向にＰ型ウェル領
域とＮ型ウェル領域が配列され、前記Ｐ型ウェル領域と
Ｎ型ウェル領域のそれぞれに配設されたＰ型ウェルコン
タクト領域とＮ型ウェルコンタクト領域はそれぞれの一
辺がＸ方向両端の境界ライン又はＹ方向両端の境界ライ
ンに重なるように配置される請求項１ないし５のいずれ
かに記載の半導体集積回路装置。