JP2004071903A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2004071903A JP2004071903A JP2002230478A JP2002230478A JP2004071903A JP 2004071903 A JP2004071903 A JP 2004071903A JP 2002230478 A JP2002230478 A JP 2002230478A JP 2002230478 A JP2002230478 A JP 2002230478A JP 2004071903 A JP2004071903 A JP 2004071903A
- Authority
- JP
- Japan
- Prior art keywords
- sense amplifier
- pair
- type sense
- gate electrode
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 39
- 238000002955 isolation Methods 0.000 claims description 24
- 239000000758 substrate Substances 0.000 claims description 11
- 230000035945 sensitivity Effects 0.000 abstract description 6
- 238000009413 insulation Methods 0.000 abstract 1
- 238000000034 method Methods 0.000 description 11
- 239000002184 metal Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 238000001459 lithography Methods 0.000 description 5
- 238000000926 separation method Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
【課題】ＤＲＡＭのセンスアンプトランジスタ対間の特性差を抑制し、センスアンプの高感度化を図った半導体装置を提供する。
【解決手段】ＤＲＡＭのＣＭＯＳセンスアンプを構成するＮ型センスアンプトランジスタのゲート電極対１０４およびＰ型センスアンプトランジスタのゲート電極対が、それぞれ、ビット線１０７と同一方向に１つの活性領域１０３内に並行に配置され、隣接するＮ型センスアンプトランジスタ対および隣接するＰ型センスアンプトランジスタ対がＳＴＩによって絶縁分離される。
【選択図】 図１Ａ
【解決手段】ＤＲＡＭのＣＭＯＳセンスアンプを構成するＮ型センスアンプトランジスタのゲート電極対１０４およびＰ型センスアンプトランジスタのゲート電極対が、それぞれ、ビット線１０７と同一方向に１つの活性領域１０３内に並行に配置され、隣接するＮ型センスアンプトランジスタ対および隣接するＰ型センスアンプトランジスタ対がＳＴＩによって絶縁分離される。
【選択図】 図１Ａ
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置、特にＤＲＡＭと高速ＣＭＯＳロジック回路が混在する、ＥＤＲＡＭ（Ｅｍｂｂｅｄｅｄ ＤＲＡＭ）と称するＤＲＡＭ混載ロジックＬＳＩに関する。
【０００２】
【従来の技術】
ＬＳＩ製造においては、量産性およびコストを重視する汎用ＤＲＡＭ、および高速、高機能を重視するロジックＬＳＩが双璧とされ、それぞれ生産されてきたが、微細化技術等の進展により、現在この双方の機能を同時に搭載するＤＲＡＭ混載ロジックＬＳＩが実現されている。ＤＲＡＭ混載ロジックＬＳＩでは、ＤＲＡＭとロジック部を接続するバス幅を広くすることができ、この結果、高速なデータ処理が可能である。大量データの高速処理が必須である情報化社会において、キーデバイスとされている所以がここにある。
【０００３】
汎用ＤＲＡＭと高速ロジックを混在させるためには、容量膜の形成熱処理時間の短縮等、多くの新規技術、工程改善が必須であるが、ＤＲＡＭのセンスアンプのレイアウトに関しても改良が必要である。この問題に関して、図面を参照しながら以下に説明する。
【０００４】
図５は、従来のＤＲＡＭのＣＭＯＳセンスアンプトランジスタのマスクレイアウトを示す平面図である。
【０００５】
図５において、領域Ｉが、Ｐ型半導体基板上に形成されたＮ型センスアンプト
ランジスタ対領域、領域ＩＩが、Ｎ型半導体基板上に形成されたＰ型センスアンプ
トランジスタ対領域である。センスアンプトランジスタはリング型ゲート電極５０４を有しており、上下１対のトランジスタのリング型ゲート電極５０４内のドレイン領域と、上層金属配線からなるビット線５０７とが襷がけで接続され、差動回路を形成している。また、５０９は、１対のリング型ゲート電極５０４間のソース領域に接続された電源配線である。
【０００６】
本センスアンプにおいては、リング型ゲート電極の３辺がチャネルとして用いられるため、小さな面積で、大きなゲート幅を実現でき、能力の高いトランジスタを使用することができる。また、ドレイン領域が、リング型ゲート電極５０４で囲まれた小さな領域に限定されるため、拡散容量が小さく、高速動作が可能となる。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来のセンスアンプのレイアウトでは、トランジスタとして作用しないリング型ゲート電極５０４の１辺と、活性領域５０３との重なった部分に、寄生容量（ゲートオーバーラップ容量）が形成されるため、高速性を劣化させる要因となる。特に微細化が進行し、たとえば０．１８μｍルールにおいては、ゲート酸化膜が３５ｎｍ程度にまで薄膜化し、このゲートオーバーラップ容量は極めて大きく、深刻な問題である。
【０００８】
また、活性領域の形成工程とゲート電極の形成工程でのマスク合わせずれによって、上下１対のトランジスタのゲートオーバーラップ容量が変化するため、トランジスタ対の能力バランスが崩れ、センスアンプの感度が落ちてしまう。
【０００９】
また、リング型ゲート電極はそのコーナー部において、リソグラフィ工程での焦点深度ＤＯＦ（Ｄｅｐｔｈ ｏｆ Ｆｏｃｕｓ）が小さく、ゲート長ばらつきが大きくなり、その結果、トランジスタ対の特性差が発生する。この問題は微細化の進展により、より顕著となる。
【００１０】
さらに、リング型ゲート電極内の領域においては、寄生抵抗を低減するためのサリサイド化工程において、高融点金属の堆積膜厚が、カバレッジ不足により薄膜化する。この結果、シリサイド形成不良による接合リークが増大し、センス動作に問題を引き起こし、さらに、回路のスタンバイ電流を増加させる等の問題を引き起こす。
【００１１】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、ＤＲＡＭのセンスアンプトランジスタ対間の特性差を抑制し、センスアンプの高感度化を図った半導体装置を提供することにある。
【００１２】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る第１の半導体装置は、ＤＲＡＭ領域と高速ＣＭＯＳロジック領域とが混在する半導体装置であって、ＤＲＡＭのＣＭＯＳセンスアンプを構成するＮ型センスアンプトランジスタのゲート電極対およびＰ型センスアンプトランジスタのゲート電極対が、それぞれ、ビット線と同一方向に１つの活性領域内に並行に配置され、隣接するＮ型センスアンプトランジスタ対および隣接するＰ型センスアンプトランジスタ対が素子分離領域（ＳＴＩ：Ｓｈａｒｒｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）によって絶縁分離されていることを特徴とする。
【００１３】
この構成によれば、センスアンプトランジスタのゲート電極をライン・アンド・スペース状に配置することにより、トランジスタ特性差を抑制し、高性能のセンスアンプを形成することができる。
【００１４】
また、本発明に係る第１の半導体装置において、隣接するＮ型センスアンプトランジスタ対間および隣接するＰ型センスアンプトランジスタ対間の素子分離領域上に、各センスアンプトランジスタのゲート電極対と並行してフローティング電極が配置されていることが好ましい。この場合、ゲート電極対およびフローティング電極がほぼ同一間隔に配置されていることが好ましい。
【００１５】
上記の構成によれば、センスアンプトランジスタのゲート電極およびフローティング電極をほぼ等間隔にライン・アンド・スペース状に配置することにより、トランジスタ特性差を抑制し、高性能のセンスアンプを形成することができる。
【００１６】
前記の目的を達成するため、本発明に係る第２の半導体装置は、ＤＲＡＭ領域と高速ＣＭＯＳロジック領域とが混在する半導体装置であって、ＤＲＡＭのＣＭＯＳセンスアンプを構成するＮ型センスアンプトランジスタのゲート電極対およびＰ型センスアンプトランジスタのゲート電極対が、それぞれ、ビット線と同一方向に１つの活性領域内に並行に配置され、隣接するＮ型センスアンプトランジスタ対および隣接するＰ型センスアンプトランジスタ対において活性領域がそれぞれ接続され、活性領域上では、隣接するＮ型センスアンプトランジスタ対間および隣接するＰ型センスアンプトランジスタ対間に、それぞれ、フィールドシールド電極が、各センスアンプトランジスタのゲート電極対と並行して配置されていることを特徴とする。
【００１７】
本発明に係る第２の半導体装置において、ゲート電極対およびフィールドシールド電極がほぼ同一間隔に配置されていることが好ましい。
【００１８】
上記の構成によれば、センスアンプトランジスタのゲート電極およびフィールドシールド電極を、ほぼ等間隔にライン・アンド・スペース状に配置することにより、トランジスタ特性差を抑制し、フィールドシールド分離を用いることによって、トランジスタ活性領域の面積を大きくすることができ、工程ストレスの影響を抑制し、高性能のセンスアンプを形成することができる。
【００１９】
前記の目的を達成するため、本発明に係る第３の半導体装置は、ＤＲＡＭ領域と高速ＣＭＯＳロジック領域とが混在する半導体装置であって、ＤＲＡＭのＣＭＯＳセンスアンプを構成するＮ型センスアンプトランジスタのゲート電極対およびＰ型センスアンプトランジスタのゲート電極対が、それぞれ、ビット線と同一方向に１つの活性領域内に並行に配置され、隣接するＮ型センスアンプトランジスタ対において活性領域が接続され、活性領域上では、隣接するＮ型センスアンプトランジスタ対間に、フィールドシールド電極が、Ｎ型センスアンプトランジスタのゲート電極対と並行して配置され、隣接するＰ型センスアンプトランジスタ対が素子分離領域（ＳＴＩ）によって絶縁分離され、フローティング電極が、Ｐ型センスアンプトランジスタ対間の素子分離領域上に、Ｐ型センスアンプトランジスタのゲート電極対と並行して配置されていることを特徴とする。
【００２０】
本発明の第３の半導体装置において、Ｎ型センスアンプトランジスタのゲート電極対とフィールドシールド電極、およびＰ型センスアンプトランジスタのゲート電極対とフローティング電極が、それぞれ、ほぼ同一間隔で配置されていることが好ましい。
【００２１】
上記の構成によれば、Ｎ型センスアンプトランジスタのゲート電極とフィールドシールド電極、およびＰ型センスアンプトランジスタのゲート電極とフローティング電極を、ほぼ等間隔にライン・アンド・スペース状に配置することにより、トランジスタ特性差を抑制し、Ｎ型センスアンプトランジスタ領域にフィールドシールド分離を用い、Ｐ型センスアンプトランジスタ領域にＳＴＩ分離を用いることによって、工程ストレスの影響を抑制し、電流カット特性の優れた、高性能センスアンプを形成することができる。
【００２２】
また、本発明に係る第２または３の半導体装置において、Ｎ型活性領域上のフィールドシールド電極に、接地電位またはＤＲＡＭセルの基板電位に用いる負電圧が印加されていることが好ましい。
【００２３】
【発明の実施の形態】
以下、本発明の好適な実施形態について、図面を参照しながら説明する。
【００２４】
（第１の実施形態）
図１Ａは、本発明の第１の実施形態に係る半導体装置におけるＤＲＡＭセンスアンプトランジスタのマスクレイアウトを示す平面図で、図１Ｂは、図１Ａのａ−ａ’線に沿ったＮ型センスアンプトランジスタ領域Ｉの断面図である。
【００２５】
図１Ｂにおいて、Ｐ型半導体基板１０１上に素子分離領域（ＳＴＩ）１０２によって絶縁分離されるトランジスタ活性領域１０３が形成され、それぞれの活性領域上に、ゲート絶縁膜を介して、ビット線１０７と同一方向に、１対の直線ゲート電極１０４が形成される。１対の直線ゲート電極対１０４間のソース領域１０５は、ヴィアプラグ１０８を介して、上層金属配線からなる電源配線（Ｖｓｓ）１０９に接続される。１対の直線ゲート電極対１０４の両サイドにおけるドレイン領域１０６は、それぞれ、ビット線１０７および対向するゲート電極１０４に襷がけで接続され、差動回路が形成される。
【００２６】
以上のように、本実施形態によれば、ゲート電極１０４が直線状に、かつ隣接するセンスアンプトランジスタ対同士が規則正しいライン・アンド・スペース状に配置されるため、リソグラフィ工程での焦点深度ＤＯＦを大きくすることができる。この結果、ゲート加工寸法ばらつきを抑制することができ、感度の高いセンスアンプトランジスタを実現することができる。
【００２７】
したがって、センスアンプトランジスタのゲート電極をライン・アンド・スペース状に配置することにより、トランジスタ特性差を抑制し、高性能のセンスアンプを形成することができる。
【００２８】
（第２の実施形態）
図２Ａは、本発明の第２の実施形態に係る半導体装置におけるＤＲＡＭセンスアンプトランジスタのマスクレイアウトを示す平面図で、図２Ｂは、図２Ａのｂ−ｂ’線に沿ったＮ型センスアンプトランジスタ領域Ｉの断面図である。なお、図２Ａおよび図２Ｂにおいて、それぞれ、図１Ａおよび図１Ｂと同じ部分については、同一の符号を付して説明を省略する。
【００２９】
本実施形態が第１の実施形態と異なるのは、素子分離領域１０２上に、ゲート電極１０４と並行にフローティング電極２０１を形成した点にある。
【００３０】
以上のように、本実施形態によれば、ゲート電極１０４が直線状で、かつ隣接するセンスアンプトランジスタ対同士、およびフローティング電極２０１が、ほぼ等間隔で規則正しいライン・アンド・スペース状に配置されるため、リソグラフィ工程での焦点深度ＤＯＦを最大にすることができる。この結果、ゲート加工寸法ばらつきを抑制することができ、感度の高いセンスアンプトランジスタを実現することができる。
【００３１】
したがって、センスアンプトランジスタのゲート電極およびフローティング電極をほぼ等間隔にラインアンドスペース状に配置することにより、トランジスタ特性差を抑制し、高性能のセンスアンプを形成することができる。
【００３２】
（第３の実施形態）
図３Ａは、本発明の第３の実施形態に係る半導体装置におけるＤＲＡＭセンスアンプトランジスタのマスクレイアウトを示す平面図で、図３Ｂは、図３Ａのｃ−ｃ’線に沿ったＮ型センスアンプトランジスタ領域Ｉの断面図である。なお、図３Ａおよび図３Ｂにおいて、それぞれ、図１Ａおよび図１Ｂと同じ部分については、同一の符号を付して説明を省略する。
【００３３】
本実施形態が第１の実施形態と異なるのは、素子分離領域１０２を削除して、より大きな面積のトランジスタ活性領域３０３を形成し、また隣接するゲート電極対１０４間に、ゲート電極１０４と並行にフィールドシールド電極３０１を形成した点にある。
【００３４】
このフィールドシールド電極３０１をＶｓｓ（０Ｖ）あるいはＶｂｂ（セル内基板電圧：負電圧）に固定することにより、各トランジスタ対間を電気的に分離する。このため、この領域においてＳＴＩ分離が不要になる。
【００３５】
以上のように、本実施形態によれば、ゲート電極１０４が直線状、かつ隣接するセンスアンプトランジスタ対同士、およびフィールドシールド電極３０１が、ほぼ等間隔で規則正しいライン・アンド・スペース状に配置されるため、リソグラフィ工程での焦点深度ＤＯＦを最大にすることができる。この結果、ゲート加工寸法ばらつきを抑制することができ、トランジスタの特性ばらつきを小さくすることができる。
【００３６】
また、ＳＴＩ分離が不要になるため、ＳＴＩ形成工程等による残留ストレスの影響を抑制することができ、かつより大きな面積のトランジスタ活性領域３０３を形成することができ、特性ばらつきを発生させることがない。この結果、感度の高いセンスアンプトランジスタを実現できる。
【００３７】
したがって、センスアンプトランジスタのゲート電極およびフィールドシールド電極を、ほぼ等間隔にライン・アンド・スペース状に配置することにより、トランジスタ特性差を抑制し、フィールドシールド分離を用いることによって、トランジスタ活性領域の面積を大きくすることができ、工程ストレスの影響を抑制し、高性能のセンスアンプを形成することができる。
【００３８】
（第４の実施形態）
図４Ａは、本発明の第４の実施形態に係る半導体装置におけるＤＲＡＭセンスアンプトランジスタのマスクレイアウトを示す平面図で、図４Ｂは、図４Ａのｄ−ｄ’線に沿ったＮ型センスアンプトランジスタ領域Ｉの断面図で、図４Ｃは、図４Ａのｅ−ｅ’線に沿ったＰ型センスアンプトランジスタ領域ＩＩの断面図である。
【００３９】
本実施形態は、第３の実施形態に従ってＮ型センスアンプトランジスタ領域Ｉを形成し、また第２の実施形態に従ってＰ型センスアンプトランジスタ領域ＩＩを形成したものである。
【００４０】
図４Ｂに示すように、Ｎ型センスアンプトランジスタ領域Ｉにおいては、Ｐ型半導体基板１０１上のトランジスタ活性領域３０３上に、ゲート絶縁膜を介して、ビット線１０７と同一方向に、１対の直線ゲート電極１０４が形成される。隣接するゲート電極対１０４間には、ゲート電極１０４と並行にフィールドシールド電極３０１が形成される。このフィールドシールド電極３０１をＶｓｓ（０Ｖ）あるいはＶｂｂ（セル内基板電圧：負電圧）に固定することにより、各トランジスタ対間が電気的に分離される。ゲート電極対１０４間におけるソース領域１０５は、ヴィアプラグ１０８を介して、上層金属配線からなる電源配線（Ｖｓｓ）に接続される。このため、この領域においてＳＴＩ分離が不要になる。ゲート電極対１０４間における両サイドのドレイン領域１０６はそれぞれビット線１０７、および対向するゲート電極１０４に襷がけで接続され、Ｎ型ＭＯＳ差動回路が形成される。
【００４１】
一方、図４Ｃに示すように、Ｐ型センスアンプトランジスタ領域ＩＩにおいては、Ｎ型半導体基板４０１上に素子分離領域（ＳＴＩ）４０２によって絶縁分離されるトランジスタ活性領域４０３が形成され、それぞれの活性領域上に、ゲート絶縁膜を介して、ビット線１０７と同一方向に、１対の直線ゲート電極４０４が形成される。素子分離領域上には、ゲート電極４２４と並行にフローティング電極２０１が形成される。ゲート電極対４０４間におけるソース領域４０５は、ヴィアプラグ４０８を介して、上層金属配線からなる電源配線（Ｖｃｃ）に接続される。ゲート電極対４０４間における両サイドのドレイン領域４０６はそれぞれビット線１０７、および対向するゲート電極４０４に襷がけで接続され、Ｐ型ＭＯＳ差動回路が形成される。
【００４２】
以上のように、本実施形態によれば、隣接するＮ型センスアンプトランジスタ対とフィールドシールド電極３０１が、および隣接するＰ型センスアンプトランジスタ対とフローティング電極２０１が、それぞれ、ほぼ等間隔で規則正しいライン・アンド・スペース状に配置されるため、リソグラフィ工程での焦点深度ＤＯＦを最大にすることができる。この結果、ゲート加工寸法ばらつきを抑制することができ、トランジスタの特性ばらつきを小さくすることができる。
【００４３】
また、ＳＴＩストレスの影響を受けやすいＮ型トランジスタ活性領域３０３においてＳＴＩ分離が不要になるため、このＮ型トランジスタ活性領域３０３の面積を大きくでき、その特性ばらつきを抑制することができる。Ｐ型センスアンプトランジスタ領域ＩＩは、フィールドシールド分離では、電流カット特性がＮ型に比べ低くなっているが、もともとＳＴＩからのストレスの影響が少ないため、トランジスタ活性領域を細分しても問題がない。この結果、Ｎ型トランジスタでは、ＳＴＩ形成工程等による残留ストレスの影響を抑制することができ、特性ばらつきを発生させることがなく、Ｐ型トランジスタでは素子分離特性の優れた、高感度、高性能のセンスアンプトランジスタを実現できる。
【００４４】
したがって、Ｎ型センスアンプトランジスタのゲート電極とフィールドシールド電極、およびＰ型センスアンプトランジスタのゲート電極とフローティング電極を、ほぼ等間隔にライン・アンド・スペース状に配置することにより、トランジスタ特性差を抑制し、Ｎ型センスアンプトランジスタ領域にフィールドシールド分離を、Ｐ型センスアンプトランジスタ領域にＳＴＩ分離を用いることによって、工程ストレスの影響を抑制し、電流カット特性の優れた、高性能のセンスアンプを形成することができる。
【００４５】
【発明の効果】
以上説明したように、本発明によれば、ＤＲＡＭのセンスアンプトランジスタ対間の特性差を抑制し、感度の高いセンスアンプを実現できる。
【図面の簡単な説明】
【図１Ａ】本発明の第１の実施形態に係る半導体装置におけるＤＲＡＭセンスアンプトランジスタのマスクレイアウトを示す平面図
【図１Ｂ】図１Ａのａ−ａ’線に沿ったＮ型センスアンプトランジスタ領域Ｉの断面図
【図２Ａ】本発明の第２の実施形態に係る半導体装置におけるＤＲＡＭセンスアンプトランジスタのマスクレイアウトを示す平面図
【図２Ｂ】図２Ａのｂ−ｂ’線に沿ったＮ型センスアンプトランジスタ領域Ｉの断面図
【図３Ａ】本発明の第３の実施形態に係る半導体装置におけるＤＲＡＭセンスアンプトランジスタのマスクレイアウトを示す平面図
【図３Ｂ】図３Ａのｃ−ｃ’線に沿ったＮ型センスアンプトランジスタ領域Ｉの断面図
【図４Ａ】本発明の第４の実施形態に係る半導体装置におけるＤＲＡＭセンスアンプトランジスタのマスクレイアウトを示す平面図
【図４Ｂ】図４Ａのｄ−ｄ’線に沿ったＮ型センスアンプトランジスタ領域Ｉの断面図
【図４Ｃ】図４Ａのｅ−ｅ’線に沿ったＰ型センスアンプトランジスタ領域ＩＩの断面図
【図５】従来の半導体装置におけるＤＲＡＭセンスアンプトランジスタのマスクレイアウトを示す平面図
【符号の説明】
１０１ Ｐ型半導体基板
１０２、４０２ 素子分離領域（ＳＴＩ）
１０３、３０３、４０３ センスアンプトランジスタ活性領域
１０４、４０４ ゲート電極
１０５、４０５ ソース領域
１０６、４０６ ドレイン領域
１０７ ビット線（第１金属配線）
１０８、４０８ ヴィアプラグ
１０９ 電源配線（Ｖｓｓ）
２０１ フローティング電極
３０１ フィールドシールド電極
４０１ Ｎ型半導体基板
４０９ 電源配線（Ｖｃｃ）
Ｉ Ｎ型センスアンプトランジスタ領域
ＩＩ Ｐ型センスアンプトランジスタ領域
【発明の属する技術分野】
本発明は、半導体装置、特にＤＲＡＭと高速ＣＭＯＳロジック回路が混在する、ＥＤＲＡＭ（Ｅｍｂｂｅｄｅｄ ＤＲＡＭ）と称するＤＲＡＭ混載ロジックＬＳＩに関する。
【０００２】
【従来の技術】
ＬＳＩ製造においては、量産性およびコストを重視する汎用ＤＲＡＭ、および高速、高機能を重視するロジックＬＳＩが双璧とされ、それぞれ生産されてきたが、微細化技術等の進展により、現在この双方の機能を同時に搭載するＤＲＡＭ混載ロジックＬＳＩが実現されている。ＤＲＡＭ混載ロジックＬＳＩでは、ＤＲＡＭとロジック部を接続するバス幅を広くすることができ、この結果、高速なデータ処理が可能である。大量データの高速処理が必須である情報化社会において、キーデバイスとされている所以がここにある。
【０００３】
汎用ＤＲＡＭと高速ロジックを混在させるためには、容量膜の形成熱処理時間の短縮等、多くの新規技術、工程改善が必須であるが、ＤＲＡＭのセンスアンプのレイアウトに関しても改良が必要である。この問題に関して、図面を参照しながら以下に説明する。
【０００４】
図５は、従来のＤＲＡＭのＣＭＯＳセンスアンプトランジスタのマスクレイアウトを示す平面図である。
【０００５】
図５において、領域Ｉが、Ｐ型半導体基板上に形成されたＮ型センスアンプト
ランジスタ対領域、領域ＩＩが、Ｎ型半導体基板上に形成されたＰ型センスアンプ
トランジスタ対領域である。センスアンプトランジスタはリング型ゲート電極５０４を有しており、上下１対のトランジスタのリング型ゲート電極５０４内のドレイン領域と、上層金属配線からなるビット線５０７とが襷がけで接続され、差動回路を形成している。また、５０９は、１対のリング型ゲート電極５０４間のソース領域に接続された電源配線である。
【０００６】
本センスアンプにおいては、リング型ゲート電極の３辺がチャネルとして用いられるため、小さな面積で、大きなゲート幅を実現でき、能力の高いトランジスタを使用することができる。また、ドレイン領域が、リング型ゲート電極５０４で囲まれた小さな領域に限定されるため、拡散容量が小さく、高速動作が可能となる。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来のセンスアンプのレイアウトでは、トランジスタとして作用しないリング型ゲート電極５０４の１辺と、活性領域５０３との重なった部分に、寄生容量（ゲートオーバーラップ容量）が形成されるため、高速性を劣化させる要因となる。特に微細化が進行し、たとえば０．１８μｍルールにおいては、ゲート酸化膜が３５ｎｍ程度にまで薄膜化し、このゲートオーバーラップ容量は極めて大きく、深刻な問題である。
【０００８】
また、活性領域の形成工程とゲート電極の形成工程でのマスク合わせずれによって、上下１対のトランジスタのゲートオーバーラップ容量が変化するため、トランジスタ対の能力バランスが崩れ、センスアンプの感度が落ちてしまう。
【０００９】
また、リング型ゲート電極はそのコーナー部において、リソグラフィ工程での焦点深度ＤＯＦ（Ｄｅｐｔｈ ｏｆ Ｆｏｃｕｓ）が小さく、ゲート長ばらつきが大きくなり、その結果、トランジスタ対の特性差が発生する。この問題は微細化の進展により、より顕著となる。
【００１０】
さらに、リング型ゲート電極内の領域においては、寄生抵抗を低減するためのサリサイド化工程において、高融点金属の堆積膜厚が、カバレッジ不足により薄膜化する。この結果、シリサイド形成不良による接合リークが増大し、センス動作に問題を引き起こし、さらに、回路のスタンバイ電流を増加させる等の問題を引き起こす。
【００１１】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、ＤＲＡＭのセンスアンプトランジスタ対間の特性差を抑制し、センスアンプの高感度化を図った半導体装置を提供することにある。
【００１２】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る第１の半導体装置は、ＤＲＡＭ領域と高速ＣＭＯＳロジック領域とが混在する半導体装置であって、ＤＲＡＭのＣＭＯＳセンスアンプを構成するＮ型センスアンプトランジスタのゲート電極対およびＰ型センスアンプトランジスタのゲート電極対が、それぞれ、ビット線と同一方向に１つの活性領域内に並行に配置され、隣接するＮ型センスアンプトランジスタ対および隣接するＰ型センスアンプトランジスタ対が素子分離領域（ＳＴＩ：Ｓｈａｒｒｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）によって絶縁分離されていることを特徴とする。
【００１３】
この構成によれば、センスアンプトランジスタのゲート電極をライン・アンド・スペース状に配置することにより、トランジスタ特性差を抑制し、高性能のセンスアンプを形成することができる。
【００１４】
また、本発明に係る第１の半導体装置において、隣接するＮ型センスアンプトランジスタ対間および隣接するＰ型センスアンプトランジスタ対間の素子分離領域上に、各センスアンプトランジスタのゲート電極対と並行してフローティング電極が配置されていることが好ましい。この場合、ゲート電極対およびフローティング電極がほぼ同一間隔に配置されていることが好ましい。
【００１５】
上記の構成によれば、センスアンプトランジスタのゲート電極およびフローティング電極をほぼ等間隔にライン・アンド・スペース状に配置することにより、トランジスタ特性差を抑制し、高性能のセンスアンプを形成することができる。
【００１６】
前記の目的を達成するため、本発明に係る第２の半導体装置は、ＤＲＡＭ領域と高速ＣＭＯＳロジック領域とが混在する半導体装置であって、ＤＲＡＭのＣＭＯＳセンスアンプを構成するＮ型センスアンプトランジスタのゲート電極対およびＰ型センスアンプトランジスタのゲート電極対が、それぞれ、ビット線と同一方向に１つの活性領域内に並行に配置され、隣接するＮ型センスアンプトランジスタ対および隣接するＰ型センスアンプトランジスタ対において活性領域がそれぞれ接続され、活性領域上では、隣接するＮ型センスアンプトランジスタ対間および隣接するＰ型センスアンプトランジスタ対間に、それぞれ、フィールドシールド電極が、各センスアンプトランジスタのゲート電極対と並行して配置されていることを特徴とする。
【００１７】
本発明に係る第２の半導体装置において、ゲート電極対およびフィールドシールド電極がほぼ同一間隔に配置されていることが好ましい。
【００１８】
上記の構成によれば、センスアンプトランジスタのゲート電極およびフィールドシールド電極を、ほぼ等間隔にライン・アンド・スペース状に配置することにより、トランジスタ特性差を抑制し、フィールドシールド分離を用いることによって、トランジスタ活性領域の面積を大きくすることができ、工程ストレスの影響を抑制し、高性能のセンスアンプを形成することができる。
【００１９】
前記の目的を達成するため、本発明に係る第３の半導体装置は、ＤＲＡＭ領域と高速ＣＭＯＳロジック領域とが混在する半導体装置であって、ＤＲＡＭのＣＭＯＳセンスアンプを構成するＮ型センスアンプトランジスタのゲート電極対およびＰ型センスアンプトランジスタのゲート電極対が、それぞれ、ビット線と同一方向に１つの活性領域内に並行に配置され、隣接するＮ型センスアンプトランジスタ対において活性領域が接続され、活性領域上では、隣接するＮ型センスアンプトランジスタ対間に、フィールドシールド電極が、Ｎ型センスアンプトランジスタのゲート電極対と並行して配置され、隣接するＰ型センスアンプトランジスタ対が素子分離領域（ＳＴＩ）によって絶縁分離され、フローティング電極が、Ｐ型センスアンプトランジスタ対間の素子分離領域上に、Ｐ型センスアンプトランジスタのゲート電極対と並行して配置されていることを特徴とする。
【００２０】
本発明の第３の半導体装置において、Ｎ型センスアンプトランジスタのゲート電極対とフィールドシールド電極、およびＰ型センスアンプトランジスタのゲート電極対とフローティング電極が、それぞれ、ほぼ同一間隔で配置されていることが好ましい。
【００２１】
上記の構成によれば、Ｎ型センスアンプトランジスタのゲート電極とフィールドシールド電極、およびＰ型センスアンプトランジスタのゲート電極とフローティング電極を、ほぼ等間隔にライン・アンド・スペース状に配置することにより、トランジスタ特性差を抑制し、Ｎ型センスアンプトランジスタ領域にフィールドシールド分離を用い、Ｐ型センスアンプトランジスタ領域にＳＴＩ分離を用いることによって、工程ストレスの影響を抑制し、電流カット特性の優れた、高性能センスアンプを形成することができる。
【００２２】
また、本発明に係る第２または３の半導体装置において、Ｎ型活性領域上のフィールドシールド電極に、接地電位またはＤＲＡＭセルの基板電位に用いる負電圧が印加されていることが好ましい。
【００２３】
【発明の実施の形態】
以下、本発明の好適な実施形態について、図面を参照しながら説明する。
【００２４】
（第１の実施形態）
図１Ａは、本発明の第１の実施形態に係る半導体装置におけるＤＲＡＭセンスアンプトランジスタのマスクレイアウトを示す平面図で、図１Ｂは、図１Ａのａ−ａ’線に沿ったＮ型センスアンプトランジスタ領域Ｉの断面図である。
【００２５】
図１Ｂにおいて、Ｐ型半導体基板１０１上に素子分離領域（ＳＴＩ）１０２によって絶縁分離されるトランジスタ活性領域１０３が形成され、それぞれの活性領域上に、ゲート絶縁膜を介して、ビット線１０７と同一方向に、１対の直線ゲート電極１０４が形成される。１対の直線ゲート電極対１０４間のソース領域１０５は、ヴィアプラグ１０８を介して、上層金属配線からなる電源配線（Ｖｓｓ）１０９に接続される。１対の直線ゲート電極対１０４の両サイドにおけるドレイン領域１０６は、それぞれ、ビット線１０７および対向するゲート電極１０４に襷がけで接続され、差動回路が形成される。
【００２６】
以上のように、本実施形態によれば、ゲート電極１０４が直線状に、かつ隣接するセンスアンプトランジスタ対同士が規則正しいライン・アンド・スペース状に配置されるため、リソグラフィ工程での焦点深度ＤＯＦを大きくすることができる。この結果、ゲート加工寸法ばらつきを抑制することができ、感度の高いセンスアンプトランジスタを実現することができる。
【００２７】
したがって、センスアンプトランジスタのゲート電極をライン・アンド・スペース状に配置することにより、トランジスタ特性差を抑制し、高性能のセンスアンプを形成することができる。
【００２８】
（第２の実施形態）
図２Ａは、本発明の第２の実施形態に係る半導体装置におけるＤＲＡＭセンスアンプトランジスタのマスクレイアウトを示す平面図で、図２Ｂは、図２Ａのｂ−ｂ’線に沿ったＮ型センスアンプトランジスタ領域Ｉの断面図である。なお、図２Ａおよび図２Ｂにおいて、それぞれ、図１Ａおよび図１Ｂと同じ部分については、同一の符号を付して説明を省略する。
【００２９】
本実施形態が第１の実施形態と異なるのは、素子分離領域１０２上に、ゲート電極１０４と並行にフローティング電極２０１を形成した点にある。
【００３０】
以上のように、本実施形態によれば、ゲート電極１０４が直線状で、かつ隣接するセンスアンプトランジスタ対同士、およびフローティング電極２０１が、ほぼ等間隔で規則正しいライン・アンド・スペース状に配置されるため、リソグラフィ工程での焦点深度ＤＯＦを最大にすることができる。この結果、ゲート加工寸法ばらつきを抑制することができ、感度の高いセンスアンプトランジスタを実現することができる。
【００３１】
したがって、センスアンプトランジスタのゲート電極およびフローティング電極をほぼ等間隔にラインアンドスペース状に配置することにより、トランジスタ特性差を抑制し、高性能のセンスアンプを形成することができる。
【００３２】
（第３の実施形態）
図３Ａは、本発明の第３の実施形態に係る半導体装置におけるＤＲＡＭセンスアンプトランジスタのマスクレイアウトを示す平面図で、図３Ｂは、図３Ａのｃ−ｃ’線に沿ったＮ型センスアンプトランジスタ領域Ｉの断面図である。なお、図３Ａおよび図３Ｂにおいて、それぞれ、図１Ａおよび図１Ｂと同じ部分については、同一の符号を付して説明を省略する。
【００３３】
本実施形態が第１の実施形態と異なるのは、素子分離領域１０２を削除して、より大きな面積のトランジスタ活性領域３０３を形成し、また隣接するゲート電極対１０４間に、ゲート電極１０４と並行にフィールドシールド電極３０１を形成した点にある。
【００３４】
このフィールドシールド電極３０１をＶｓｓ（０Ｖ）あるいはＶｂｂ（セル内基板電圧：負電圧）に固定することにより、各トランジスタ対間を電気的に分離する。このため、この領域においてＳＴＩ分離が不要になる。
【００３５】
以上のように、本実施形態によれば、ゲート電極１０４が直線状、かつ隣接するセンスアンプトランジスタ対同士、およびフィールドシールド電極３０１が、ほぼ等間隔で規則正しいライン・アンド・スペース状に配置されるため、リソグラフィ工程での焦点深度ＤＯＦを最大にすることができる。この結果、ゲート加工寸法ばらつきを抑制することができ、トランジスタの特性ばらつきを小さくすることができる。
【００３６】
また、ＳＴＩ分離が不要になるため、ＳＴＩ形成工程等による残留ストレスの影響を抑制することができ、かつより大きな面積のトランジスタ活性領域３０３を形成することができ、特性ばらつきを発生させることがない。この結果、感度の高いセンスアンプトランジスタを実現できる。
【００３７】
したがって、センスアンプトランジスタのゲート電極およびフィールドシールド電極を、ほぼ等間隔にライン・アンド・スペース状に配置することにより、トランジスタ特性差を抑制し、フィールドシールド分離を用いることによって、トランジスタ活性領域の面積を大きくすることができ、工程ストレスの影響を抑制し、高性能のセンスアンプを形成することができる。
【００３８】
（第４の実施形態）
図４Ａは、本発明の第４の実施形態に係る半導体装置におけるＤＲＡＭセンスアンプトランジスタのマスクレイアウトを示す平面図で、図４Ｂは、図４Ａのｄ−ｄ’線に沿ったＮ型センスアンプトランジスタ領域Ｉの断面図で、図４Ｃは、図４Ａのｅ−ｅ’線に沿ったＰ型センスアンプトランジスタ領域ＩＩの断面図である。
【００３９】
本実施形態は、第３の実施形態に従ってＮ型センスアンプトランジスタ領域Ｉを形成し、また第２の実施形態に従ってＰ型センスアンプトランジスタ領域ＩＩを形成したものである。
【００４０】
図４Ｂに示すように、Ｎ型センスアンプトランジスタ領域Ｉにおいては、Ｐ型半導体基板１０１上のトランジスタ活性領域３０３上に、ゲート絶縁膜を介して、ビット線１０７と同一方向に、１対の直線ゲート電極１０４が形成される。隣接するゲート電極対１０４間には、ゲート電極１０４と並行にフィールドシールド電極３０１が形成される。このフィールドシールド電極３０１をＶｓｓ（０Ｖ）あるいはＶｂｂ（セル内基板電圧：負電圧）に固定することにより、各トランジスタ対間が電気的に分離される。ゲート電極対１０４間におけるソース領域１０５は、ヴィアプラグ１０８を介して、上層金属配線からなる電源配線（Ｖｓｓ）に接続される。このため、この領域においてＳＴＩ分離が不要になる。ゲート電極対１０４間における両サイドのドレイン領域１０６はそれぞれビット線１０７、および対向するゲート電極１０４に襷がけで接続され、Ｎ型ＭＯＳ差動回路が形成される。
【００４１】
一方、図４Ｃに示すように、Ｐ型センスアンプトランジスタ領域ＩＩにおいては、Ｎ型半導体基板４０１上に素子分離領域（ＳＴＩ）４０２によって絶縁分離されるトランジスタ活性領域４０３が形成され、それぞれの活性領域上に、ゲート絶縁膜を介して、ビット線１０７と同一方向に、１対の直線ゲート電極４０４が形成される。素子分離領域上には、ゲート電極４２４と並行にフローティング電極２０１が形成される。ゲート電極対４０４間におけるソース領域４０５は、ヴィアプラグ４０８を介して、上層金属配線からなる電源配線（Ｖｃｃ）に接続される。ゲート電極対４０４間における両サイドのドレイン領域４０６はそれぞれビット線１０７、および対向するゲート電極４０４に襷がけで接続され、Ｐ型ＭＯＳ差動回路が形成される。
【００４２】
以上のように、本実施形態によれば、隣接するＮ型センスアンプトランジスタ対とフィールドシールド電極３０１が、および隣接するＰ型センスアンプトランジスタ対とフローティング電極２０１が、それぞれ、ほぼ等間隔で規則正しいライン・アンド・スペース状に配置されるため、リソグラフィ工程での焦点深度ＤＯＦを最大にすることができる。この結果、ゲート加工寸法ばらつきを抑制することができ、トランジスタの特性ばらつきを小さくすることができる。
【００４３】
また、ＳＴＩストレスの影響を受けやすいＮ型トランジスタ活性領域３０３においてＳＴＩ分離が不要になるため、このＮ型トランジスタ活性領域３０３の面積を大きくでき、その特性ばらつきを抑制することができる。Ｐ型センスアンプトランジスタ領域ＩＩは、フィールドシールド分離では、電流カット特性がＮ型に比べ低くなっているが、もともとＳＴＩからのストレスの影響が少ないため、トランジスタ活性領域を細分しても問題がない。この結果、Ｎ型トランジスタでは、ＳＴＩ形成工程等による残留ストレスの影響を抑制することができ、特性ばらつきを発生させることがなく、Ｐ型トランジスタでは素子分離特性の優れた、高感度、高性能のセンスアンプトランジスタを実現できる。
【００４４】
したがって、Ｎ型センスアンプトランジスタのゲート電極とフィールドシールド電極、およびＰ型センスアンプトランジスタのゲート電極とフローティング電極を、ほぼ等間隔にライン・アンド・スペース状に配置することにより、トランジスタ特性差を抑制し、Ｎ型センスアンプトランジスタ領域にフィールドシールド分離を、Ｐ型センスアンプトランジスタ領域にＳＴＩ分離を用いることによって、工程ストレスの影響を抑制し、電流カット特性の優れた、高性能のセンスアンプを形成することができる。
【００４５】
【発明の効果】
以上説明したように、本発明によれば、ＤＲＡＭのセンスアンプトランジスタ対間の特性差を抑制し、感度の高いセンスアンプを実現できる。
【図面の簡単な説明】
【図１Ａ】本発明の第１の実施形態に係る半導体装置におけるＤＲＡＭセンスアンプトランジスタのマスクレイアウトを示す平面図
【図１Ｂ】図１Ａのａ−ａ’線に沿ったＮ型センスアンプトランジスタ領域Ｉの断面図
【図２Ａ】本発明の第２の実施形態に係る半導体装置におけるＤＲＡＭセンスアンプトランジスタのマスクレイアウトを示す平面図
【図２Ｂ】図２Ａのｂ−ｂ’線に沿ったＮ型センスアンプトランジスタ領域Ｉの断面図
【図３Ａ】本発明の第３の実施形態に係る半導体装置におけるＤＲＡＭセンスアンプトランジスタのマスクレイアウトを示す平面図
【図３Ｂ】図３Ａのｃ−ｃ’線に沿ったＮ型センスアンプトランジスタ領域Ｉの断面図
【図４Ａ】本発明の第４の実施形態に係る半導体装置におけるＤＲＡＭセンスアンプトランジスタのマスクレイアウトを示す平面図
【図４Ｂ】図４Ａのｄ−ｄ’線に沿ったＮ型センスアンプトランジスタ領域Ｉの断面図
【図４Ｃ】図４Ａのｅ−ｅ’線に沿ったＰ型センスアンプトランジスタ領域ＩＩの断面図
【図５】従来の半導体装置におけるＤＲＡＭセンスアンプトランジスタのマスクレイアウトを示す平面図
【符号の説明】
１０１ Ｐ型半導体基板
１０２、４０２ 素子分離領域（ＳＴＩ）
１０３、３０３、４０３ センスアンプトランジスタ活性領域
１０４、４０４ ゲート電極
１０５、４０５ ソース領域
１０６、４０６ ドレイン領域
１０７ ビット線（第１金属配線）
１０８、４０８ ヴィアプラグ
１０９ 電源配線（Ｖｓｓ）
２０１ フローティング電極
３０１ フィールドシールド電極
４０１ Ｎ型半導体基板
４０９ 電源配線（Ｖｃｃ）
Ｉ Ｎ型センスアンプトランジスタ領域
ＩＩ Ｐ型センスアンプトランジスタ領域
Claims (8)
- ＤＲＡＭ領域と高速ＣＭＯＳロジック領域とが混在する半導体装置であって、
前記ＤＲＡＭのＣＭＯＳセンスアンプを構成するＮ型センスアンプトランジスタのゲート電極対およびＰ型センスアンプトランジスタのゲート電極対が、それぞれ、ビット線と同一方向に１つの活性領域内に並行に配置され、隣接するＮ型センスアンプトランジスタ対および隣接するＰ型センスアンプトランジスタ対が素子分離領域によって絶縁分離されていることを特徴とする半導体装置。 - 前記隣接するＮ型センスアンプトランジスタ対間および前記隣接するＰ型センスアンプトランジスタ対間の前記素子分離領域上に、前記各センスアンプトランジスタのゲート電極対と並行してフローティング電極が配置されていることを特徴とする請求項１記載の半導体装置。
- 前記ゲート電極対および前記フローティング電極がほぼ同一間隔に配置されていることを特徴とする請求項２記載の半導体装置。
- ＤＲＡＭ領域と高速ＣＭＯＳロジック領域とが混在する半導体装置であって、
前記ＤＲＡＭのＣＭＯＳセンスアンプを構成するＮ型センスアンプトランジスタのゲート電極対およびＰ型センスアンプトランジスタのゲート電極対が、それぞれ、ビット線と同一方向に１つの活性領域内に並行に配置され、隣接するＮ型センスアンプトランジスタ対および隣接するＰ型センスアンプトランジスタ対において活性領域がそれぞれ接続され、前記活性領域上では、隣接する前記Ｎ型センスアンプトランジスタ対間および隣接するＰ型センスアンプトランジスタ対間に、それぞれ、フィールドシールド電極が、前記各センスアンプトランジスタのゲート電極対と並行して配置されていることを特徴とする半導体装置。 - 前記ゲート電極対および前記フィールドシールド電極がほぼ同一間隔に配置されていることを特徴とする請求項４記載の半導体装置。
- ＤＲＡＭ領域と高速ＣＭＯＳロジック領域とが混在する半導体装置であって、
前記ＤＲＡＭのＣＭＯＳセンスアンプを構成するＮ型センスアンプトランジスタのゲート電極対およびＰ型センスアンプトランジスタのゲート電極対が、それぞれ、ビット線と同一方向に１つの活性領域内に並行に配置され、隣接するＮ型センスアンプトランジスタ対において活性領域が接続され、前記活性領域上では、隣接する前記Ｎ型センスアンプトランジスタ対間に、フィールドシールド電極が、前記Ｎ型センスアンプトランジスタのゲート電極対と並行して配置され、隣接するＰ型センスアンプトランジスタ対が素子分離領域によって絶縁分離され、フローティング電極が、前記Ｐ型センスアンプトランジスタ対間の前記素子分離領域上に、前記Ｐ型センスアンプトランジスタのゲート電極対と並行して配置されていることを特徴とする半導体装置。 - 前記Ｎ型センスアンプトランジスタのゲート電極対と前記フィールドシールド電極、および前記Ｐ型センスアンプトランジスタのゲート電極対と前記フローティング電極が、それぞれ、ほぼ同一間隔で配置されていることを特徴とする請求項６記載の半導体装置。
- 前記Ｎ型活性領域上のフィールドシールド電極に、接地電位またはＤＲＡＭセルの基板電位に用いる負電圧が印加されることを特徴とする請求項４から７のいずれか一項記載の半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002230478A JP2004071903A (ja) | 2002-08-07 | 2002-08-07 | 半導体装置 |
| TW092119472A TWI243469B (en) | 2002-08-07 | 2003-07-17 | Semiconductor device with dram inside |
| US10/623,342 US6747320B2 (en) | 2002-08-07 | 2003-07-18 | Semiconductor device with DRAM inside |
| CNB03152611XA CN1258223C (zh) | 2002-08-07 | 2003-08-01 | 混载dram的半导体器件 |
| KR1020030054094A KR100544704B1 (ko) | 2002-08-07 | 2003-08-05 | Ｄｒａｍ을 혼재한 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002230478A JP2004071903A (ja) | 2002-08-07 | 2002-08-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004071903A true JP2004071903A (ja) | 2004-03-04 |
Family
ID=31492333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002230478A Pending JP2004071903A (ja) | 2002-08-07 | 2002-08-07 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6747320B2 (ja) |
| JP (1) | JP2004071903A (ja) |
| KR (1) | KR100544704B1 (ja) |
| CN (1) | CN1258223C (ja) |
| TW (1) | TWI243469B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008504685A (ja) * | 2004-06-23 | 2008-02-14 | マイクロン テクノロジー，インコーポレイテッド | Ａｌ２Ｏ３誘電体を用いるメモリ・セルの絶縁構造 |
| US7528454B2 (en) | 2005-09-26 | 2009-05-05 | Elpida Memory, Inc. | Semiconductor memory with sense amplifier |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005116969A (ja) * | 2003-10-10 | 2005-04-28 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP4470159B2 (ja) * | 2004-06-03 | 2010-06-02 | エルピーダメモリ株式会社 | ペアトランジスタの配列を高密度とする半導体記憶装置 |
| JP2006059978A (ja) | 2004-08-19 | 2006-03-02 | Toshiba Corp | 半導体装置 |
| DE102006027178A1 (de) * | 2005-11-21 | 2007-07-05 | Infineon Technologies Ag | Multi-Fin-Bauelement-Anordnung und Verfahren zum Herstellen einer Multi-Fin-Bauelement-Anordnung |
| KR100693812B1 (ko) * | 2006-02-11 | 2007-03-12 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법, 반도체 장치의 센스 앰프 및그 형성 방법 |
| JP4392694B2 (ja) * | 2007-01-10 | 2010-01-06 | エルピーダメモリ株式会社 | 半導体記憶装置 |
| KR100843911B1 (ko) * | 2007-01-18 | 2008-07-03 | 주식회사 하이닉스반도체 | 반도체 소자의 레이아웃 |
| KR100891329B1 (ko) * | 2007-01-26 | 2009-03-31 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| KR100834746B1 (ko) * | 2007-02-14 | 2008-06-05 | 삼성전자주식회사 | 센스 앰프를 포함하는 반도체 소자 |
| JP2010016258A (ja) * | 2008-07-04 | 2010-01-21 | Panasonic Corp | 半導体集積回路装置 |
| KR101857729B1 (ko) * | 2011-06-17 | 2018-06-20 | 삼성전자주식회사 | 반도체 장치 |
| KR102025597B1 (ko) * | 2013-01-23 | 2019-09-26 | 삼성전자주식회사 | 반도체 소자 |
| US9337190B2 (en) * | 2013-03-12 | 2016-05-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device including dummy isolation gate structure and method of fabricating thereof |
| CN108538839B (zh) * | 2017-03-01 | 2019-08-23 | 联华电子股份有限公司 | 半导体结构、用于存储器元件的半导体结构及其制作方法 |
| CN114388015B (zh) * | 2022-01-13 | 2023-10-03 | 长鑫存储技术有限公司 | 读出电路结构 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5389810A (en) * | 1992-03-27 | 1995-02-14 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having at least one symmetrical pair of MOSFETs |
| JP2002216483A (ja) * | 2001-01-18 | 2002-08-02 | Toshiba Corp | 半導体記憶装置 |
-
2002
- 2002-08-07 JP JP2002230478A patent/JP2004071903A/ja active Pending
-
2003
- 2003-07-17 TW TW092119472A patent/TWI243469B/zh not_active IP Right Cessation
- 2003-07-18 US US10/623,342 patent/US6747320B2/en not_active Expired - Lifetime
- 2003-08-01 CN CNB03152611XA patent/CN1258223C/zh not_active Expired - Lifetime
- 2003-08-05 KR KR1020030054094A patent/KR100544704B1/ko active IP Right Grant
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008504685A (ja) * | 2004-06-23 | 2008-02-14 | マイクロン テクノロジー，インコーポレイテッド | Ａｌ２Ｏ３誘電体を用いるメモリ・セルの絶縁構造 |
| US7528454B2 (en) | 2005-09-26 | 2009-05-05 | Elpida Memory, Inc. | Semiconductor memory with sense amplifier |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1258223C (zh) | 2006-05-31 |
| CN1481029A (zh) | 2004-03-10 |
| TW200402871A (en) | 2004-02-16 |
| KR20040014279A (ko) | 2004-02-14 |
| TWI243469B (en) | 2005-11-11 |
| US20040026759A1 (en) | 2004-02-12 |
| KR100544704B1 (ko) | 2006-01-23 |
| US6747320B2 (en) | 2004-06-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2703970B2 (ja) | Ｍｏｓ型半導体装置 | |
| JP3900465B2 (ja) | Ｓｏｉ電界効果トランジスタ | |
| JP2004071903A (ja) | 半導体装置 | |
| JP2009065035A (ja) | 半導体装置 | |
| JP4237595B2 (ja) | スタティックランダムアクセスメモリ | |
| TW202326291A (zh) | 遮罩佈局, 半導體裝置及使用遮罩佈局的製造方法 | |
| JP3684232B2 (ja) | 半導体装置 | |
| JP2004103851A (ja) | スタティック型半導体記憶装置 | |
| KR20130079842A (ko) | 반도체 소자 | |
| US6445017B2 (en) | Full CMOS SRAM cell | |
| JPH11145468A (ja) | 半導体装置およびその製造方法 | |
| JP2001358231A (ja) | 半導体記憶装置 | |
| JP3544126B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
| JP3940495B2 (ja) | Ｓｒａｍセルの構造及びその製造方法 | |
| JP2001358232A (ja) | 半導体記憶装置 | |
| US7030437B2 (en) | Semiconductor device having sense amplifier including paired transistors | |
| US6455899B2 (en) | Semiconductor memory device having improved pattern of layers and compact dimensions | |
| US6347048B2 (en) | Semiconductor memory device | |
| JPH04215473A (ja) | スタティックｒａｍ | |
| JP2004311824A (ja) | 半導体集積回路 | |
| JP2877069B2 (ja) | スタティック型半導体メモリ装置 | |
| TWI781747B (zh) | 柱狀半導體裝置及其製造方法 | |
| JPH04118964A (ja) | 薄膜トランジスタ | |
| KR100464941B1 (ko) | 풀 씨모스 에스램 셀 제조 방법 | |
| JP2005159131A (ja) | 半導体記憶装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041006 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070525 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071206 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080610 |