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TWI243469B TW092119472A TW92119472A TWI243469B TW I243469 B TWI243469 B TW I243469B TW 092119472 A TW092119472 A TW 092119472A TW 92119472 A TW92119472 A TW 92119472A TW I243469 B TWI243469 B TW I243469B
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Description

1243469 欢、發明說明： 【發明所屬之技術領域】 本發明係有關半導體裝置，特別地，係有關混載有 肫AM及高速CM0S邏輯電路之所謂的EDRAM(Embedded DRAM)之DRAM混載邏輯LSI。 【先前技術】 在LSI製造上，係以重視量產性及成本的泛用dram、 以及重視咼速、高機能的邏輯LSI為兩大主流而生產，由 於微細化技術等的進展，現在已可實現同時搭載該兩機能 之DRAM混載邏輯LSI。在DKAM混載邏輯LSI，由於可將 連接DRAM與邏輯部的匯流排寬度擴大，結果，可進行高 速的資料處理。在需要將大量資料作高速處理的資訊化社 會’作為主要元件的理由乃在於此。 …為了使泛用DRAM與高速邏輯混載，除了須將電容膜的 $成熱處理日^間縮短等諸多新技術、製程改善，並且，亦 必須對dram之感測放大器的布局進行改良。關於該問題 ，參照圖5說明如下。 ，圖5係表示習知之DRAM之CMOS感測放大器電晶體的 光罩布局之俯視圖。 、、在圖5中’區g j係形成於p型半導體基板上的n型 感測放大器電晶體對區域’區域U係形成於n型半導體 雕 的p里感/則放大器電晶體對區域。感測放大器電晶 體具有環形閘極電# 504,在上下1對電晶體的環形閘極 1243469 電極504内之汲極區域、與由上層金屬配線所構成之位元 線5 0 7 ’係以斜交又的方式連接而形成差動電路。又，標 號509係連接於丨對環形閘極電極5〇4間的源極區域之電 源配線。 在本感測放大器，由於環形閘極電極的3邊係作為通 道之用，故可貫現小面積、大閘極寬度，且可使用高能力 的電晶體。又，由於汲極區域係限定在以環形閘極電極 5 04所包圍的小區域，故可使擴散電容變小、且能進行高 速動作。 。而在$知之感測放大器的布局，由於在作為電晶 體未作用之裱型閘極電極5〇4的一邊與主動區域5〇3的重 疊部分形成寄生電容（閘極重疊電容），故成為高速性劣化 之要因。尤其是隨著微細化的進展，例如在〇· 18#m規格 、閘極氧化臈係薄膜化至35nm左右，該閘極重疊電容變 為極大而形成嚴重的問題。 又，由於在主動區域的形成步驟與閘極電極的形成步 ^之光罩重疊偏差，會使上下一對的電晶體的閘極重疊電 谷產生變化，因而使電晶體對的能力失去平衡，及感測放 大器的感度降低。 又，在％型閘極電極之角落（c〇rner)部，於微影步驟 )“、…έ深度D0F(Depth of Focus)變小，而閘極長度偏差 變大，結果，發生電晶體對的特性差。該問題會隨=微細 化的進展而變得更明顯。 進而，在環型閘極電極内的區域，於用以降低寄生電 1243469 阻的自行對準矽化物步驟，高熔點全屬沾认 合”、名*屬的堆積膜厚會因沉 積（coverage)不足而薄膜化。結果，造成因石夕化物形成不 良而使接合、漏增大，對感測動作造成問冑，進而，引起 電路的待機電流增加等問題。 【發明内容】 本發明係用以解決上述習知的問題點’其目的係提供 抑制DRAM感測放大器電晶體對間的特性差，欲圖感測放 大器之高感度化之半導體裝置。 為達成前述目的，本發明之半導體裝置，係混載有 DRAM區域及高速CMOS邏輯區域，其特徵在於： 構成該DRAM之CMOS感測放大器之N型感測放大器電 晶體的閘極電極對、及P型感測放大器電晶體的閘極電極 對，係分別沿與位元線同一方向平行配置於丨個主動區域 内，W接之N型感測放大裔電晶體對及鄰接之p型感測放 大器電晶體對，係被元件分離區域（STI: Shall〇w Trench Isolation)絕緣分離。 依該構成，藉由將感測放大器電晶體的閘極電極配置 成等線寬間隔狀（1 ine and space)，可抑制電晶體特性差 ’且形成高性能的感測放大器。 又，在本發明之第1半導體裝置，較佳係在該鄰接之 N型感測放大益電晶體對間及鄰接之p型感測放大器電晶 體對間之該元件分離區域上，具有與各感測放大器電晶體 的閘極電極對平行配置的浮置電極。在該情況，閘極電極 1243469 對及浮置電極較佳係配置成大致同一間隔。 依上述構成，藉由將感測放大器電晶體的閘極電極及 浮置電極以大致等間隔的方式配置成等線寬間隔狀，可抑 制電晶體特性差，且形成高性能的感測放大器。 為達成前述目的，本發明之第2半導體裝置，係混載 有DRAM區域及而速CMOS邏輯區域，其特徵在於·· 構成該DRAM之CMOS感測放大器之N型感測放大器電 晶體的閘極電極對及P型感測放大器電晶體的閘極電極對 ，係分別沿與位元線同一方向平行配置於丨個主動區域内 ;在鄰接之N型感測放大器電晶體對及鄰接之P型感測放 大器電晶體對，主動區域係分別互連，在該主動區域上， 於鄰接之該N型感測放大器電晶體對間及鄰接之該p型感 測放大器電晶體對間，分別將場屏蔽（field shield)電極 與各感測放大器電晶體的閘極電極對平行配置。 在本發明之第2半導體裝置，較佳係閘極電極對及場 屏蔽電極配置成大致同一間隔。 依上述構成，藉由將感測放大器電晶體的閘極電極及 場屏蔽電極以大致等間隔的方式配置成等線寬間隔狀，可 抑制電晶體特性差，並藉由採用場屏蔽分離，可使電晶體 主動區域的面積擴大，抑制製程應力（stress)的影響，且 形成高性能的感測放大器。 為達成前述目的，本發明之第3半導體裝置，係混載 有DRAM區域及高速CMOS邏輯區域，其特徵在於： 構成該DRAM之CMOS感測放大器之n型感測放大器電 1243469 晶體的閘極電極對及p型感測放大器電晶體的閘極電極對 ，係分別沿與位元線同一方向平行配置於丨個主動區域内 ，在鄰接之N型感測放大器電晶體對，主動區域形成互連 ，在該主動區域上，於鄰接之該N型感測放大器電晶體對 間，將場屏蔽電極與各感測放大器電晶體的閘極電極對平 行配置，鄰接之P型感測放大器電晶體對係被元件分離區 域絶緣分離，在該p型感測放大器電晶體對間之元件分離 區域上，料置電極與該P㈣測放大器t晶體的閘極電 極對平行配置。 曰在本發明之第3半導體裝置，較佳係N型感測放大器 電晶體的閘極電極對與該場屏蔽電極、以& p型感測放大 器電晶體的閉極電極對與該浮置電極，分別配置成大致同 一間隔。 依上述構成，藉由將N型感測放大器電晶體的閘極電 極與場屏蔽電極、以及p型感測放大器電晶體的間極電極 與洋置電㉟，以大致等間隔的方式配置成等線寬間隔狀， 可抑制電晶體特性差，诉拉Α Μ β 並猎由在Ν型感測放大器電晶體區 :或採：場屏蔽分離、在Ρ型感測放大器電晶體區域採用 ΤΙ刀離，可抑制製程應力的影響，且形成電流截斷特性 k異且咼性能的感測放大器。 3半導體裝置，較佳係對在 施加在接地電位或DRAM單 又，在本發明之第2或第 N型主動區域上之場屏蔽電極， 兀之基板電位所使用之負電壓。 1243469 【實施方式】 以下，參照圖式以說明本發明之較佳實施形態。 (第1實施形態） 圖1A係表示在本發明之第丨實施形態之半導體裝置中 ，DRAM感測放大器電晶體的光罩布局之俯視圖；圖係 表示沿著圖1A之a- a線之N型感測放大器電晶體區域】 之截面圖。 在圖1B中’在p型半導體基板1〇1上，形成被元件分 離區域（STI)102絕緣分離的電晶體主動區域1〇3，在各主 動區域上，透過閘極絕緣膜而沿與位元線1 〇 7同一方向形 成1對直線閘極電極104。在1對直線開極電極1〇4間的 源極區域m’透過導通插I⑽而與由上層金屬配線所 構成的電源配線（Vss)1()9連接。位⑨i對直線閘極電極 104兩側之汲極區域106，係分別與位元線1〇7及對向的閘 極電極104形成斜交叉連接，而形成差動電路。 如上述般，依本實施形態，由於將閘極電極配置 成直線狀且將鄰接的感測放大器電晶體對彼此配置成有規 則的等線寬間隔狀’因此，可增大微影 爾。結，，可抑制開極加工尺寸的偏差，實現'高感产二 感測放大器電晶體。 因此，藉由將感測放大器電晶體之間極電極配置成等 線寬間隔狀’可抑制電晶體特性差，且形成高性能的感測 放大器。 (第2實施形態） 1243469 圖2A係表示在本發明之第2實施形態之半導體裝置中 ’ DRAM感測放大器電晶體的光罩布局之俯視圖；圖2B係 表示沿著圖2A之b - b線之N型感測放大器電晶體區域j 之截面圖。又，在圖2A及圖2B中，分別與圖u及圖1β 相同的部分附上相同的標號，並省略其說明。 本實施形態與第1實施形態得不同點，係在元件分離 區域102上’形成與閘極電極1〇4平行之浮置電極2〇j。 如上述般，依本實施形態，由於將閘極電極104配置 成直線狀’並將鄰接的感測放大器電晶體對彼此間、以及 浮置電極201以大致等間隔的方式配置成有規則的等線寬 間隔狀，因此，可使微影步驟的焦點深度DOF變為最大。 結果’可抑制閘極加工尺寸的偏差，實現高感度的感測放 大為電晶體。 因此’藉由將感測放大器電晶體之閘極電極及浮置電 極以大致等間隔的方式配置成等線寬間隔狀，可抑制電晶 體特性差，且形成高性能的感測放大器。 (第3實施形態） 圖3A係表示在本發明之第3實施形態之半導體裝置中 ，DRAM感測放大器電晶體的光罩布局之俯視圖；圖3B係 表示沿著圖3A之c - c線之N型感測放大器電晶體區域I 之截面圖。又，在圖3A及圖3B中，分別與圖1A及圖1B 相同的部分附上相同的標號，並省略其說明。 本實施形態與第1實施形態得不同點，係去除元件分 離區域102，形成更大面積的電晶體主動區域3〇3，此外， 1243469 在鄰接的閘極電極對104 _成與閘極電極1〇4平行的場 屏敝電極3 01。 藉由將場屏蔽電極301固定為Vss(〇v)或vbb(單元内 基板電Μ :負電壓），綠各電晶體對間形成電氣分離。 因此’在該區域並不需要STI分離。 如上述般，依本實施形態，由於將閘極電極104配置 成直線狀，並將鄰接的感測放大器電晶體對彼此間、以及 場屏蔽電& 3G1以大致等間隔的方式配置成有規則的等線 寬間隔狀，因此，可使微影步驟的焦點深度d〇f變為最大 。結果，可抑制閘極加工尺寸的偏差，實現高感度的感測 放大裔電晶體。 又由於不舄要STI分離，因此，可抑制因sti形成 步驟等所造成殘留應力的影響，且可形成更大面積的電晶 體主動區i或303，而不會發生特性偏差。結果，可實現高 感度的感測放大器電晶體。 口此藉由將感測放大器電晶體之閘極電極及場屏蔽 電極以大致等間隔的方式配置成等線寬間隔狀，可抑制電 體特1'生差且藉由採用場屏蔽分離，可增大電晶體主動 區域的面積’抑制製程應力的影響，形成高性能的感測放 大器。 (苐4實施形態）
圖4A係表示在本發明之第4實施形態之半導體裝置中 DRAM感成J放大為電晶體的光罩布局之俯視圖；圖“係 表7Γ /口著圖4A之d ~ d線之N型感測放大器電晶體區域I 12 1243469 之截面圖；圖4C係表示沿著圖4A之e - e線之P型感測放 大為電晶體區域II之截面圖。 在本實施形態，係按照第3實施形態來形成N型感測 放大器電晶體區域I，以及按照第2實施形態來形成P型 感測放大器電晶體區域丨j。
如圖4B所示，在n型感測放大器電晶體區域！，於p 型半導體基板101上的電晶體主動區域3〇3上，透過閘極 、、、邑緣膜來形成與位元線1 〇 7同一方向的1對閘極電極1 〇 4 。在鄰接的1對閘極電極丨〇4間，形成與閘極電極丨〇4平 行的場屏蔽電極301。藉由將場屏蔽電極3〇1固定為 Vss(OV)或Vbb(單元内基板電壓：負電壓），來使各電晶體 對間形成電氣分離。在閘極電極1〇4間的源極區域1〇5， 透過導通插塞108而與由上層金屬配線所構成的電源配線 (Vss)連接。因此，在該區域並不需要ST][分離。位於閘極 電極104兩側之汲極區域1〇6係分別與位元線1〇7及對向
的閘極電極104形成斜交叉連接，而形成N $ _差動電 路0 另-方面，如圖4C所示’纟p型感測放大器電晶體 域II，在N型半導體基板4〇1上形成被元件分離區 (STI)402絕緣分離的電晶體主動區域4〇3，在各主動區 上，透過閘極絕緣膜而形成與位元線1〇7同一方向的i 直線閘極電極404。在元件分離區域上，形成與閉極電; 424平行之浮置電極別卜…對直線㈣電極綱 極區域405’透過導通插塞彻而與由上層金屬配線… 13 1243469 。位於閘極電極對4 0 4間兩側之汲
5縮小電晶體的特性偏差。 成的電源配線（Vcc)連接 極區域4 0 6係分別與位; 成斜父叉連接’而飛成1 又，由於在容易受到STI應力的影像之N型電晶體主 動區域303不需| STI分離，因此，可增大該N型電晶體 主動區域303的面積，抑制該特性偏差。在p型感測放大 器電晶體區域11，就場屏蔽分離而言，其電流截斷特性雖 較N型者為低，惟由於本來受到STI應力的影響較少，故 即使將電aa體主動區域作更細區分亦不會有問題。結果， 就N型電晶體而言，可抑制因STI形成步驟等所造成殘留 應力的影響，且不會發生特性偏差，而就P型電晶體而言 ，可實現元件分離特性優異、高感度、高性能的感測放大 為電晶體。 因此’藉由將藉由將N型感測放大器電晶體的閘極電 極與場屏蔽電極、以及p型感測放大器電晶體的閘極電極 與洋置電極’以大致等間隔的方式配置成等線寬間隔狀， 可抑制電晶體特性差，並藉由在N型感測放大器電晶體區 域採用場屏蔽分離、在p型感測放大器電晶體區域採用 1243469 STI分離，可抑制製程應力的影響，且形成電流截斷特性 優異且高性能的感測放大器。 如以上所述，依本發明，可抑制DRAM感測放大器電晶 體對間的特性差，並可實現高感度之感測放大器。 【圖式簡單說明】 (一）圖式部分 圖1A係表示在本發明之第1實施形態之半導體裝置中 ’ DRAM感測放大器電晶體的光罩布局之俯視圖。 _ 圖1B係表示沿著圖1A之a - a線之N型感測放大器電 晶體區域I之截面圖。 圖2A係表示在本發明之第2實施形態之半導體裝置中 ’ DRAM感測放大器電晶體的光罩布局之俯視圖。 圖2B係表示沿著圖2A之b - b線之N型感測放大器電 晶體區域I之截面圖。 圖3A係表示在本發明之第3實施形態之半導體裝置中 ’ DRAM感測放大器電晶體的光罩布局之俯視圖。 _ 圖3B係表示沿著圖3A之c - c線之N型感測放大器電 晶體區域I之截面圖。 圖4A係表示在本發明之第4實施形態之半導體裝置中 ，DRAM感測放大器電晶體的光罩布局之俯視圖。 圖4B係表示沿著圖4A之d - d線之N型感測放大器電 晶體區域I之截面圖。 圖4C係表示沿著圖4A之e - e線之P型感測放大器電 15 1243469 晶體區域11之截面圖。 圖5係表示在習知之半導體裝置中，DRAM感測放大器 電晶體的光罩布局之俯視圖。 (二）元件代表符號 101 P型半導體基板 102、 402 元件分離區域（STI) 103、 303、403 感測放大器電晶體主動區域
104、 404 閘極電極 10 5、405 源極區域
106 、4 0 6 >及極區域 107 位元線（第1金屬配線） 108 、408 導通插塞 109 電源配線（Vss) 201 浮置電極 301 場屏蔽電極 401 N型半導體基板 409 電源配線（Vcc) I N型感測放大器電晶體區域 II P型感測放大器電晶體區域 16

Claims (1)

1243469 拾、申請專利範圍： 1、 一種半導體裝置，係混載有DRAM區域及高速CMOS 邏輯區域，其特徵在於： 構成該DRAM之CMOS感測放大器之N型感測放大器電 晶體的閘極電極對、及P型感測放大器電晶體的閘極電極 對’係分別沿與位元線同一方向平行配置於1個主動區域 内；鄰接之N型感測放大器電晶體對及鄰接之p型感測放 大器電晶體對，係被元件分離區域絕緣分離。 2、 如申請專利範圍第i項之半導體裝置，其中，在該 _ 鄰接之N型感測放大器電晶體對間及鄰接之p型感測放大 器電晶體對間之該元件分離區域上，具有與各感測放大器 電晶體的閘極電極對平行配置的浮置電極。 3、 如申請專利範圍第2項之半導體裝置，其中，該閘 極電極對及浮置電極係配置成大致同一間隔。 4、 一種半導體裝置，係混載有DRAM區域及高速cM〇s 邏輯區域，其特徵在於·· 構成該DRAM之CMOS感測放大器之N型感測放大器電 籲 晶體的閘極電極對、& p型感測放大器電晶體的間極電極 對，係分別沿與位元線同一方向平行配置於i個主動區域 内；在鄰接之N型感測放大器電晶體對及鄰接之p型感測 放大器電晶體對，主動區域係分別互連，在該主動區域上 ，於鄰接之該N型感測放大器電晶體對間及鄰接之該p型 感測放大器電晶體對間，分別將場屏蔽電極與各感測放大 益琶日日體的閘極電極對平行配置。 17 Ϊ243469 5、 如申請專利範圍第4項之半導體裝置，其中，該閘 極電極對及％屏蔽電極係配置成大致同一間隔。 6、 如申請專利範圍第4項之半導體裝置，其中，對在 / N型主動區域上之場屏蔽電極，施加在接地電位或⑽'Μ
、種半導體裝置，係混載有DRAM區域及高速CMOS 邏輯區域，其特徵在於： CMOS感測放大器之n型感測放大器電 及P型感測放大器電晶體的閘極電極 _ 同一方向平行配置於1個主動區域 構成該DRAM之CMOS i 晶體的閘極電極對、及P今 對’係分別沿與位元線同一 内在鄰接之N型感測放大器電晶體對，主動區域形成互 連，在該主動區域上，於鄰接之該N型感測放大器電晶體 對間，將場屏蔽電極與該N型感測放大器電晶體的閘極電 極對平订配置，鄰接之p型感測放大器電晶體對係被元件 分離區域絕緣分離，在該p型感測放大器電晶體對間之元 件分離區域上，將浮置電極與該P型感測放大器電晶體的 閘極電極對平行配置。 8、 如申請專利範圍第7項之半導體裝置，其中，該N 型感測放大器電晶體的閘極電極對與該場屏蔽電極、以及 該P型感測放大器電晶體的閘極電極對與該浮置電極，係 分別配置成大致同一間隔。 9、 如申請專利範圍第7項之半導體裝置，其中，對在 〇亥N型主動區域上之場屏蔽電極，施加在接地電位或⑽⑽ 單元之基板電位所使用之負電壓。 18
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