CN1481029A - 混载dram的半导体器件 - Google Patents

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Abstract

本发明提供一种半导体器件，能抑制DRAM的读出放大器晶体管对之间的特性差异，谋求读出放大器的高灵敏度化。构成上述DRAM的CMOS读出放大器的、N型读出放大器晶体管的栅电极对和P型读出放大器晶体管的栅电极对，分别与位线在同一方向并联配置在一个有源区内；邻接的N型读出放大器晶体管对、及邻接的P型读出放大器晶体管对，通过STI被绝缘隔离。

Description

混载DRAM的半导体器件
技术领域
本发明涉及半导体器件，特别涉及混载DRAM和高速CMOS逻辑电路的、被称作EDRAM(Embedded DRAM)的DRAM混载逻辑LSI。
背景技术
在LSI制造中，重视量产性和成本的通用DRAM(动态随机存取存储器)、及重视高速和高性能的逻辑LSI(大规模集成电路)被分开生产，但随着微细技术的进展，现在可以实现同时搭载这两种功能的DRAM混载逻辑LSI。在DRAM混载逻辑LSI中，可以增大连接DRAM和逻辑部的总线宽度，因此，高速数据处理是可能的。在需要高速处理大量数据的信息化社会中，EDRAM成为关键器件。
为了混载通用DRAM和高速逻辑电路，需要缩短电容膜的形成热处理时间等多种新技术，需要改善工序，但还需要改善DRAM的读出放大器(sense amplifier)的布局。有关这个问题，以下参照附图进行说明。
图5是示出现有的DRAM的CMOS(互补金属氧化物半导体)读出放大器晶体管的掩膜布局的俯视图。
在图5中，区域I是在P型半导体衬底上形成的N型读出放大器晶体管对的区域，区域II是在N型半导体衬底上形成的P型读出放大器晶体管对的区域。读出放大器晶体管具有环型栅电极504，上下一对的晶体管的环型栅电极504内的漏区、及由上层金属布线形成的位线507以对角交叉方式连接，形成差动电路。另外，图标509是电源布线，与一对的环型栅电极504间的源区连接。
在本读出放大器中，由于环型栅电极的3边被作为沟道使用，所以可以用小的面积实现大的栅极宽度，可以使用能力高的晶体管。另外，由于漏区被限定在由环型栅电极504围成的小区域内，所以扩散电容小，高速动作是可能的。
但是，在现有的读出放大器的布局中，在作为晶体管没有运行的环型栅电极504的一边与有源区503重叠的部分，形成寄生电容(栅极交叠电容)，所以称为使高速性劣化的主要原因。特别是微细化在发展，例如在0.18μm规则中，栅极氧化膜可薄膜化至35nm左右，该栅极交叠电容极大，是严重的问题。
另外，由于有源区形成工序和栅电极形成工序中的掩膜配合错位，所以上下一对的晶体管的栅极交叠电容发生变化，因此晶体管对的能力平衡下降，读出放大器的灵敏度下降。
另外，环型栅电极在其角落部分，光刻工序中的焦深DOF(Depthof Foucus)变小、栅极长度的偏差变大，因此，晶体管对的特性差产生。该问题随着微细化的进展更为显著。
再有，在环型栅电极内的区域中，在用于减小寄生电阻的自调整硅化物(salicide)化工序中，高熔点金属的堆积膜厚由于覆盖不足而薄膜化。因此，硅化物形成不良所引起的接合泄漏增大，在读出动作时引起问题，还引起电路的等待电流(stand-by current)增加等问题。
发明内容
本发明是鉴于上述问题而提出来的，其目的在于提供一种半导体器件，能抑制DRAM的读出放大器晶体管对之间的特性差异，谋求读出放大器的高灵敏度化。
为了达成上述目的，本发明的第1半导体器件，混载着DRAM区域和高速CMOS逻辑区域，其中，构成DRAM的CMOS读出放大器的N型读出放大器晶体管的栅电极对、及P型读出放大器晶体管的栅电极对，分别与位线在同一方向并联配置在一个有源区内；邻接的N型读出放大器晶体管对、及邻接的P型读出放大器晶体管对，通过元件隔离区域(浅槽隔离STI：Shallow Trench Isolation)被绝缘隔离。
根据该构成，通过对读出放大器晶体管的栅电极配置线宽和间距(line-and-space)形状，可以抑制晶体管特性差异，形成高性能的读出放大器。
另外，在本发明的第1半导体器件中，优选在邻接的N型读出放大器晶体管对之间、及邻接的P型读出放大器晶体管对之间的元件隔离区域上，浮栅电极与各读出放大器晶体管的栅电极对并联配置。此时，优选栅电极对及浮栅电极以大致相等的间隔配置。
根据该构成，通过对读出放大器晶体管的栅电极及浮栅电极以大致相等的间隔配置线宽和间距形状，可以抑制晶体管特性差异，形成高性能的读出放大器。
为了达成上述目的，本发明的第2半导体器件，混载着DRAM区域和高速CMOS逻辑区域，其特征在于，构成DRAM的CMOS读出放大器的N型读出放大器晶体管的栅电极对、及P型读出放大器晶体管的栅电极对，分别与位线在同一方向并联配置在一个有源区内；在邻接的N型读出放大器晶体管对、及邻接的P型读出放大器晶体管对中，有源区分别连接；在有源区上，在邻接的N型读出放大器晶体管对之间、及邻接的P型读出放大器晶体管对之间，各场屏蔽电极与各读出放大器晶体管的栅电极对并联配置。
在本发明的第2半导体器件中，优选栅电极对及场屏蔽电极以大致相等的间隔配置。
根据该构成，通过对读出放大器晶体管的栅电极及场屏蔽电极以大致相等的间隔配置线宽和间距形状，可以抑制晶体管特性差异，通过使用场屏蔽隔离，可以扩大晶体管有源区的面积，可以抑制工序应力的影响，形成高性能的读出放大器。
为了达成上述目的，本发明的第3半导体器件，混载着DRAM区域和高速CMOS逻辑区域，其特征在于，构成DRAM的CMOS读出放大器的N型读出放大器晶体管的栅电极对、及P型读出放大器晶体管的栅电极对，分别与位线在同一方向并联配置在一个有源区内；在邻接的N型读出放大器晶体管对中，有源区被连接；在有源区上，在邻接的N型读出放大器晶体管对之间，场屏蔽电极与N型读出放大器晶体管的栅电极对并联配置，邻接的P型读出放大器晶体管对通过元件隔离区域(STI)被绝缘隔离，在P型读出放大器晶体管对之间的元件隔离区域上，浮栅电极与P型读出放大器晶体管的栅电极对并联配置。
在本发明的第3半导体器件中，优选N型读出放大器晶体管的栅电极对与场电极、及的栅电极对与浮栅电极，分别以大致相等的间隔配置。
根据该构成，通过对N型读出放大器晶体管的栅电极对和场电极、及P型读出放大器晶体管的栅电极对和浮栅电极，分别以大致相等的间隔配置线宽和间距形状，可以抑制晶体管特性差异，通过在N型读出放大器晶体管区域使用场屏蔽隔离，在P型读出放大器晶体管区域使用STI隔离，可以形成电流截止特性好的高性能读出放大器。
另外，在本发明的第2或第3半导体器件中，优选在N型有源区上的场屏蔽电极上，施加接地电位或DRAM单元的衬底电位所使用的负电压。
附图说明
图1A是表示本发明的实施例1相关的半导体器件的DRAM读出放大器晶体管的掩膜布局的俯视图。
图1B是沿图1A的a-a’线的N型读出放大器晶体管区域I的剖面图。
图2A是表示本发明的实施例2相关的半导体器件的DRAM读出放大器晶体管的掩膜布局的俯视图。
图2B是沿图2A的b-b’线的N型读出放大器晶体管区域I的剖面图。
图3A是表示本发明的实施例3相关的半导体器件的DRAM读出放大器晶体管的掩膜布局的俯视图。
图3B是沿图3A的c-c’线的N型读出放大器晶体管区域I的剖面图。
图4A是表示本发明的实施例4相关的半导体器件的DRAM读出放大器晶体管的掩膜布局的俯视图。
图4B是沿图4A的d-d’线的N型读出放大器晶体管区域I的剖面图。
图4C是沿图4A的e-e’线的P型读出放大器晶体管区域II的剖面图。
图5是表示现有半导体器件的DRAM读出放大器晶体管的掩膜布局的俯视图。
具体实施方式
以下，参照附图对有关本发明的优选实施例进行说明。
(实施例1)
图1A是表示本发明的实施例1相关的半导体器件的DRAM读出放大器晶体管的掩膜布局的俯视图，图1B是沿图1A的a-a’线的N型读出放大器晶体管区域I的剖面图。
在图1B中，在P型半导体衬底101上形成由元件隔离区域(STI)102绝缘隔离的晶体管有源区103，在各有源区上，经由栅极绝缘膜，在与位线107的同一方向上，形成一对直线栅电极104。一对直线栅电极104之间的源区105，经由通过插头(via plug)108与由上层金属布线形成的电源布线(Vss)109连接。一对直线栅电极对104的两侧的漏区106，分别以对角交叉方式与位线107及相对置的栅电极104连接，形成差动电路。
如上所述，根据本实施例，由于栅电极104布置成直线状，而且邻接的读出放大器晶体管对配置成规则正确的线宽和间隔形状，所以光刻工序中的焦深DOF可以变大。因此，可以抑制栅极加工尺寸偏差，可以谋求灵敏度高的读出放大器晶体管。
因此，通过将读出放大器晶体管的栅电极配置成线宽和间距形状，可以抑制晶体管特性差异，形成高性能的读出放大器。
(实施例2)
图2A是表示本发明的实施例2相关的半导体器件的DRAM读出放大器晶体管的掩膜布局的俯视图，图2B是沿图2A的b-b’线的N型读出放大器晶体管区域I的剖面图。并且，在图2A和图2B中，各与图1A和图1B相同的部分，附带同一图号并省略说明。
本实施例与实施例1的不同点在于，在元件隔离区域102上，形成与栅电极104并联的浮栅电极201。
如上所述，根据本实施例，由于栅电极104布置成直线状，而且邻接的读出放大器晶体管对及浮栅电极201，基本以相等间隔配置成规则正确的线宽和间隔形状，所以光刻工序中的焦深DOF可以设为最大。因此，可以抑制栅极加工尺寸偏差，可以谋求灵敏度高的读出放大器晶体管。
因此，通过对读出放大器晶体管的栅电极及浮栅电极201，大致以相等间隔配置线宽和间距形状，可以抑制晶体管特性差异、形成高性能的读出放大器。
(实施例3)
图3A是表示本发明的实施例3相关的半导体器件的DRAM读出放大器晶体管的掩膜布局的俯视图。图3B是沿图3A的c-c’线的N型读出放大器晶体管区域I的剖面图。并且，在图3A和图3B中，各与图1A和图1B相同的部分，附带同一图号并省略说明。
本实施例与实施例1的不同点在于，削除元件隔离区域102，形成面积更大的晶体管有源区303，还在邻接的栅电极对104之间形成与栅电极104并联的场屏蔽电极301。
通过将该场屏蔽电极301固定在Vss(0V)或Vbb(单元内衬底电压：负电压)，使各晶体管对之间电隔离。因此，在该区域不需要STI隔离。
如上所述，根据本实施例，由于栅电极104布置成直线状，而且邻接的读出放大器晶体管对及场屏蔽301，大致以相等间隔配置成规则正确的线宽和间隔形状，所以光刻工序中的焦深DOF可以设为最大。因此，可以抑制栅极加工尺寸偏差，可以谋求灵敏度高的读出放大器晶体管。
另外，由于不需要STI隔离，所以可以抑制STI形成工序等引起的残留应力的影响，而且可以形成面积更大的晶体管有源区303，而使特性的偏差不发生。因此，可以实现灵敏度高的读出放大器晶体管。
因此，通过对读出放大器晶体管的栅电极及场屏蔽电极，大致以相等间隔配置线宽和间距形状，可以抑制晶体管特性差异，通过使用场屏蔽隔离，可以扩大晶体管有源区的面积，可以抑制工序应力的影响，形成高性能的读出放大器。
(实施例4)
图4A是表示本发明的实施例4相关的半导体器件的DRAM读出放大器晶体管的掩膜布局的俯视图，图4B是沿图4A的d-d’线的N型读出放大器晶体管区域I的剖面图，图4C是沿图4A的e-e’线的P型读出放大器晶体管区域II的剖面图。
本实施例按照实施例3形成N型读出放大器晶体管区域I，还按照实施例2形成P型读出放大器晶体管区域II。
如图4B所示，在N型读出放大器晶体管区域I中，在P型半导体衬底101上的晶体管有源区303上，经由栅极绝缘膜，在与位线107的同一方向上形成一对直线栅电极104。在邻接的栅电极104对之间，形成与栅电极104并联的场屏蔽电极301。通过将该场屏蔽电极301固定在Vss(0V)或Vbb(单元内衬底电压：负电压)，使各晶体管对之间电隔离。在栅电极对104之间的源区105，经由通过插头108与由上层金属布线形成的电源布线(Vss)连接。为此，在该区域不需要STI隔离。栅电极对104之间的两侧的漏区106，分别以对角交叉方式与位线107及相对置的栅电极104连接，形成N型MOS差动电路。
另一方面，如图4C所示，在P型读出放大器晶体管区域II中，在N型半导体衬底401上形成由元件隔离区域(STI)402绝缘隔离的晶体管有源区403，在各有源区上，经由栅极绝缘膜，在与位线107的同一方向上形成一对直线栅电极404。在元件隔离区域上，形成与栅电极424并联的浮栅电极201。在栅电极对404之间的源区405，经由通过插头408与由上层金属布线形成的电源布线(Vcc)连接。栅电极对404之间的两侧的漏区406，分别以对角交叉方式与位线107及相对置的栅电极404连接，形成P型MOS差动电路。
如上所述，根据本实施例，邻接的N型读出放大器晶体管对和场屏蔽电极301、及邻接的P型读出放大器晶体管对和浮栅电极201，大致以相等间隔配置成规则正确的线宽和间隔形状，所以光刻工序中的焦深DOF可以设为最大。因此，可以抑制栅极加工尺寸偏差，可以谋求灵敏度高的读出放大器晶体管。
另外，由于容易受到STI应力影响的N型读出放大器晶体管有源区303不需要STI隔离，所以该N型读出放大器晶体管有源区303的面积可以变大，可以抑制其特性偏差。P型读出放大器晶体管区域II用场屏蔽隔离，电流截止特性比N型低，但是由于原本来自STI的应力的影响小，所以细分晶体管有源区也没有问题。因此，在N型晶体管中，可以抑制STI形成工序等引起的残留应力的影响，不发生特性偏差，在P型晶体管中，可以实现元件隔离特性好的高灵敏度、高性能的读出放大器晶体管。
因此，通过对N型读出放大器晶体管的栅电极和场电极、及P型读出放大器晶体管的栅电极和浮栅电极，分别以大致相等的间隔配置线宽和间距形状，可以抑制晶体管特性差异，通过在N型读出放大器晶体管区域使用场屏蔽隔离，在P型读出放大器晶体管区域使用STI隔离，可以形成电流截止特性好的高性能读出放大器。
如上所说明的那样，根据本发明，可以抑制DRAM的读出放大器晶体管对之间的特性差异，可以实现灵敏度高的读出放大器。

Claims (9)

1.一种半导体器件，混载着DRAM区域和高速CMOS逻辑区域，其特征在于，
构成上述DRAM的CMOS读出放大器的、N型读出放大器晶体管的栅电极对和P型读出放大器晶体管的栅电极对，分别与位线在同一方向并联配置在一个有源区内；邻接的N型读出放大器晶体管对、及邻接的P型读出放大器晶体管对，通过元件隔离区域被绝缘隔离。
2.如权利要求1的半导体器件，其特征在于，在上述邻接的N型读出放大器晶体管对之间、及上述邻接的P型读出放大器晶体管对之间的上述元件隔离区域上，浮栅电极与上述各读出放大器晶体管的栅电极对并联配置。
3.如权利要求2的半导体器件，其特征在于，上述栅电极对及上述浮栅电极以大致相等的间隔配置。
4.一种半导体器件，混载着DRAM区域和高速CMOS逻辑区域，其特征在于，
构成上述DRAM的CMOS读出放大器的、N型读出放大器晶体管的栅电极对和P型读出放大器晶体管的栅电极对，分别与位线在同一方向并联配置在一个有源区内；在邻接的N型读出放大器晶体管对、及邻接的P型读出放大器晶体管对中，有源区分别连接；在上述有源区上，在邻接的上述N型读出放大器晶体管对之间、及邻接的上述P型读出放大器晶体管对之间，各场屏蔽电极与上述各读出放大器晶体管的栅电极对并联配置。
5.如权利要求4的半导体器件，其特征在于，上述栅电极对及上述场屏蔽电极以大致相等的间隔配置。
6.如权利要求4的半导体器件，其特征在于，在上述N型有源区上的场屏蔽电极上，施加接地电位或DRAM单元的衬底电位所使用的负电压。
7.一种半导体器件，混载着DRAM区域和高速CMOS逻辑区域，其特征在于，
构成上述DRAM的CMOS读出放大器的、N型读出放大器晶体管的栅电极对和P型读出放大器晶体管的栅电极对，分别与位线在同一方向并联配置在一个有源区内；在邻接的N型读出放大器晶体管对中，有源区被连接；在上述有源区上，在邻接的上述N型读出放大器晶体管对之间，场屏蔽电极与上述N型读出放大器晶体管的栅电极对并联配置，邻接的上述P型读出放大器晶体管对通过元件隔离区域被绝缘隔离，在上述P型读出放大器晶体管对之间的上述元件隔离区域上，浮栅电极与上述P型读出放大器晶体管的栅电极对并联配置。
8.如权利要求7的半导体器件，其特征在于，上述N型读出放大器晶体管的栅电极对与上述场电极、及上述P型读出放大器晶体管的栅电极对与上述浮栅电极，分别以大致相等的间隔配置。
9.如权利要求7的半导体器件，其特征在于，在上述N型有源区上的场屏蔽电极上，施加接地电位或DRAM单元的衬底电位所使用的负电压。
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