CN117133795A - 半导体结构和半导体存储器 - Google Patents
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Abstract
本公开提供一种半导体结构和半导体存储器。该半导体结构包括有源层和并列于有源层之上的第一栅极层和第二栅极层；有源层包括沿第一方向延伸的第一有源区和第二有源区、沿第二方向延伸且位于第一有源区和第二有源区之间的第三有源区；第一栅极层包括沿第一方向延伸的第一栅极部和沿第二方向延伸的第二栅极部，第一栅极部位于第一有源区的远离第三有源区的一侧，第二栅极部跨越第一有源区且部分覆盖第三有源区；第二栅极层包括沿第一方向延伸的第三栅极部和沿第二方向延伸的第四栅极部，第三栅极部位于第二有源区的远离第三有源区的一侧，第四栅极部跨越第二有源区且部分覆盖第三有源区。在减小尺寸的同时，还能够保证器件的可靠性和稳定性。
Description
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体结构和半导体存储器。
背景技术
随着半导体存储器的制备工艺迭代与存储需求的提升，存储单元的尺寸进一步微缩，同时，组成核心区域用于控制存储时序的电路的器件同样也需要进一步收缩尺寸。然而，在这样的尺寸收缩过程中，会带来的器件的稳定性和可靠性问题。例如，在工艺过程中，可能会导致器件被污染、性能受损等。
发明内容
第一方面，本公开实施例提供了一种半导体结构，包括有源层以及并列于所述有源层之上的第一栅极层和第二栅极层；其中，
所述有源层包括沿第一方向延伸的第一有源区和第二有源区、以及沿第二方向延伸的第三有源区，所述第三有源区位于所述第一有源区和所述第二有源区之间，且与所述第一有源区和所述第二有源区分别连接；
所述第一栅极层包括沿所述第一方向延伸的第一栅极部和沿所述第二方向延伸的第二栅极部，所述第一栅极部和所述第二栅极部相互连接，所述第一栅极部位于所述第一有源区的远离所述第三有源区的一侧，所述第二栅极部跨越所述第一有源区且部分覆盖所述第三有源区；
所述第二栅极层包括沿所述第一方向延伸的第三栅极部和沿所述第二方向延伸的第四栅极部，所述第三栅极部和所述第四栅极部相互连接，所述第三栅极部位于所述第二有源区的远离所述第三有源区的一侧，所述第四栅极部跨越所述第二有源区且部分覆盖所述第三有源区。
在一些实施例中，所述第三有源区包括在所述第二方向上依次排布的第一子有源区、第二子有源区和第三子有源区，所述第一子有源区在所述第一方向上的尺寸小于所述第二子有源区在所述第一方向上的尺寸，所述第三子有源区在所述第一方向上的尺寸小于所述第二子有源区在所述第一方向上的尺寸；
所述第二栅极部覆盖所述第一子有源区，所述第四栅极部覆盖所述第三子有源区。
在一些实施例中，所述第一栅极层还包括沿所述第二方向延伸的第一分支部和第二分支部，所述第一分支部和所述第二分支部位于所述第二栅极部的两侧，分别跨越所述第一有源区，且分别与所述第一栅极部连接；
所述第二栅极层还包括沿所述第二方向延伸的第三分支部和第四分支部，所述第三分支部和所述第四分支部位于所述第四栅极部的两侧，分别跨越所述第二有源区，且分别与所述第三栅极部连接。
在一些实施例中，所述第二栅极部还部分覆盖所述第二子有源区，所述第四栅极部还部分覆盖所述第二子有源区。
在一些实施例中，所述有源层为轴对称图形，所述有源层的对称轴包括平行于第一方向的第一对称轴和平行于第二方向的第二对称轴至少之一。
在一些实施例中，所述第一栅极层和所述第二栅极层对称分布于所述第一对称轴两侧。
在一些实施例中，所述第一栅极层关于所述第二对称轴对称，所述第二栅极层关于所述第二对称轴对称。
在一些实施例中，所述第一有源区包括位于所述第二栅极部两侧的第一漏极区和第二漏极区，所述第二有源区包括位于所述第四栅极部两侧的第三漏极区和第四漏极区，所述第三有源区的位于所述第二栅极部和所述第四栅极部之间的部分作为源极区。
在一些实施例中，所述半导体结构包括对应于所述第一漏极区的第一晶体管、对应于所述第二漏极区的第二晶体管、对应于所述第三漏极区的第三晶体管和对应于所述第四漏极区的第四晶体管；其中，
所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管共享所述源极区；
所述第一晶体管和所述第二晶体管共享所述第一栅极层；
所述第三晶体管和所述第四晶体管共享所述第二栅极层。
在一些实施例中，所述半导体结构还包括第一栅介质层和第二栅介质层；
其中，
所述第一栅介质层位于所述第一栅极层和所述有源层之间；
所述第二栅介质层位于所述第二栅极层和所述有源层之间。
在一些实施例中，所述第一栅介质层和所述第二栅介质层的材料包括高介电常数(High K)材料，所述第一栅极层和所述第二栅极层的材料包括金属。
在一些实施例中，所述半导体结构还包括位于所述第一漏极区上的第一接触件、位于所述第二漏极区上的第二接触件、位于所述第三漏极区上的第三接触件、位于所述第四漏极区上的第四接触件、位于所述源极区上的第五接触件、位于所述第一栅极部上的第六接触件和位于所述第三栅极部上的第七接触件。
在一些实施例中，所述第一接触件和所述第二接触件与所述第一栅极层在所述第一方向上的间距均为第一间距，所述第三接触件和所述第四接触件与所述第二栅极层在所述第一方向上的间距均为第二间距，所述第一间距小于所述第二间距。
在一些实施例中，所述第一方向垂直于所述第二方向。
第二方面，本公开实施例提供了一种半导体存储器，包括根据第一方面任一项所述的半导体结构。
本公开实施例提供一种半导体结构和半导体存储器，该半导体结构包括有源层以及并列于有源层之上的第一栅极层和第二栅极层；其中，有源层包括沿第一方向延伸的第一有源区和第二有源区、以及沿第二方向延伸的第三有源区，第三有源区位于第一有源区和第二有源区之间，且与第一有源区和第二有源区分别连接；第一栅极层包括沿第一方向延伸的第一栅极部和沿第二方向延伸的第二栅极部，第一栅极部和第二栅极部相互连接，第一栅极部位于第一有源区的远离第三有源区的一侧，第二栅极部跨越第一有源区且部分覆盖第三有源区；第二栅极层包括沿第一方向延伸的第三栅极部和沿第二方向延伸的第四栅极部，第三栅极部和第四栅极部相互连接，所述第三栅极部位于第二有源区的远离第三有源区的一侧，第四栅极部跨越所述第二有源区且部分覆盖第三有源区。这样，通过设计第一栅极层和第二栅极层的结构，使得第二栅极部远离第一有源区的两侧，并使得第二栅极部远离第二有源区的两侧，从而能够避免在第一有源区和第二有源区的两侧形成接触通孔时，损坏第一栅极层和第二栅极层的保护侧墙而导致的栅极扩散造成的污染问题；同时还能够调整半导体结构的尺寸，并且在减小半导体结构的尺寸的同时，保证器件的可靠性和稳定性。
附图说明
图1为一种半导体结构的示意图；
图2为本公开实施例提供的一种半导体结构的示意图；
图3为本公开实施例提供的另一种半导体结构的示意图；
图4为本公开实施例提供的一种有源层的结构示意图；
图5为本公开实施例提供的又一种半导体结构的示意图；
图6为本公开实施例提供的再一种半导体结构的示意图；
图7为本公开实施例提供的另一种有源层的结构示意图；
图8为本公开实施例提供的再一种半导体结构的示意图；
图9为本公开实施例提供的再一种半导体结构的示意图；
图10为本公开实施例提供的一种半导体存储器的组成结构示意图。
具体实施方式
下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅仅用于解释相关公开，而非对该公开的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关公开相关的部分。
除非另有定义，本文所使用中所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。
在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。
需要指出，本公开实施例所涉及的术语“第一\第二\第三”等仅是用于区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”等在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。
由于在半导体存储器的存储阵列中存储单元的进一步微缩，使得组成核心区域用于控制存储时序的电路的器件同样也需要进一步收缩尺寸，在这样的收缩过程中，会带来的器件的稳定性和可靠性问题。而这样的工艺迭代带来器件尺寸的收缩，无论是从现有工艺角度和器件的稳定性角度都是不可接受的。
在动态随机存取存储器(Dynamic Random Access Memory，DRAM)核心区域的图案设计中，由于用于阵列存储单元的尺寸的进一步微缩，给现有结构的器件性能带来进一步挑战。
在版图设计中，栅极到接触通孔的距离进一步收缩，尤其是对于形成具有高介电常数(High-K)介质层及金属栅极(Metal Gate，MG)的栅极结构(简称HKMG)的工艺而言，在接触通孔刻蚀的过程中，保护栅极结构侧壁的阻挡侧墙(Spacer)可能会被部分或完全刻蚀，使得栅极结构的材料被暴露，从而，一方面，栅极金属材料可能会对机台环境造成污染，另一方面，栅极金属材料可能掉落在有源区(Active Area，AA)上面，污染硅衬底(Silicon)，再一方面，在接触通孔进行金属填充之后，由于栅极结构侧壁的阻挡侧墙被刻蚀和栅极金属材料容易扩散的性质，栅极金属材料会向接触通孔里面扩散，污染接触通孔的结构。
图1为一种半导体结构的示意图，该半导体结构用于形成晶体管，具体可以为四个晶体管。如图1所示，该半导体结构可以划分为有源层和位于有源层上层的栅极层；其中，有源层划分为第一有源区201、第二有源区202和第三有源区203，栅极层划分为第一栅极层21和第二栅极层22。
在图1所示的半导体结构中，C1和C2表示位于第一有源区201两侧的接触通孔(由于接触件形成在接触通孔内，C1和C2也可以表示形成在第一有源区201两侧的接触件)，C3和C4表示位于第二有源区202两侧的接触通孔(由于接触件形成在接触通孔内，C3和C4也可以表示形成在第二有源区202两侧的接触件)；在图1中，第一栅极层21和第二栅极层22均呈C型。在这种栅极结构下，第一栅极层21和接触通孔C1、C2的距离较近，第二栅极层22和接触通孔C3、C4的距离也较近，这样，当形成各接触通孔时，过近的距离可能会导致保护栅极侧壁的阻挡侧墙被部分或完全刻蚀，从而使得栅极材料被暴露。尤其是对于HKMG工艺而言，容易产生上述的由于栅极结构材料被暴露而导致的各种问题。
基于此，本公开实施例提供了一种半导体结构，该半导体结构包括有源层以及并列于有源层之上的第一栅极层和第二栅极层；其中，有源层包括沿第一方向延伸的第一有源区和第二有源区、以及沿第二方向延伸的第三有源区，第三有源区位于第一有源区和第二有源区之间，且与第一有源区和第二有源区分别连接；第一栅极层包括沿第一方向延伸的第一栅极部和沿第二方向延伸的第二栅极部，第一栅极部和第二栅极部相互连接，第一栅极部位于第一有源区的远离第三有源区的一侧，第二栅极部跨越第一有源区且部分覆盖第三有源区；第二栅极层包括沿第一方向延伸的第三栅极部和沿第二方向延伸的第四栅极部，第三栅极部和第四栅极部相互连接，所述第三栅极部位于第二有源区的远离第三有源区的一侧，第四栅极部跨越所述第二有源区且部分覆盖第三有源区。这样，通过设计第一栅极层和第二栅极层的结构，使得第二栅极部远离第一有源区的两侧，并使得第四栅极部远离第二有源区的两侧，从而能够避免在第一有源区和第二有源区的两侧形成接触通孔时，损坏第一栅极层和第二栅极层的保护侧墙而导致的栅极材料扩散造成的污染问题；同时还能够调整半导体结构的尺寸，并且在减小半导体结构的尺寸的同时，保证器件的可靠性和稳定性。
下面将结合附图对本公开各实施例进行详细说明。
本公开的一实施例中，参见图2，其示出了本公开实施例提供的一种半导体结构的示意图。如图2所示，该半导体结构可以包括有源层以及并列于有源层之上的第一栅极层11和第二栅极层12；其中，
有源层包括沿第一方向延伸的第一有源区101和第二有源区102、以及沿第二方向延伸的第三有源区103，第三有源区103位于第一有源区101和第二有源区103之间，且与第一有源区101和第二有源区102分别连接；
第一栅极层11包括沿第一方向延伸的第一栅极部111和沿第二方向延伸的第二栅极部112，第一栅极部111和第二栅极部112相互连接，第一栅极部111位于第一有源区101的远离第三有源区103的一侧，第二栅极部112跨越第一有源区101且部分覆盖第三有源区103；
第二栅极层12包括沿第一方向延伸的第三栅极部121和沿第二方向延伸的第四栅极部122，第三栅极部121和第四栅极部122相互连接，第三栅极部121位于第二有源区102的远离第三有源区103的一侧，第四栅极部122跨越第二有源区102且部分覆盖第三有源区103。
需要说明的是，该半导体结构至少可以划分为有源层和栅极层，且栅极层位于有源层的上层。另外，该半导体结构可以用于形成晶体管。其中，有源层主要用于形成晶体管的源极和漏极，还用于形成晶体管的沟道，栅极层主要用于形成晶体管的栅极。
如图2所示，有源层可以划分为沿第一方向延伸的第一有源区101、沿第一方向延伸的第二有源区102，以及沿第二方向延伸的第三有源区103，而且第三有源区103位于第一有源区101和第二有源区102之间，第三有源区103的一侧连接第一有源区101，另一侧连接第二有源区102。
其中，第一方向与第二方向交叉，在一些实施例中，第一方向垂直于第二方向。这样，在制备该半导体结构时，两个相互垂直的方向更有利于工艺实现，而且第一方向和第二方向垂直还使得半导体结构整齐简洁，有利于器件设计，节省器件面积。
如图2所示，栅极层可以划分为第一栅极层11和第二栅极层12，第一栅极层11和第二栅极层12均可以包括两部分。
第一栅极层11包括第一栅极部111和第二栅极部112，为了便于区分，在图2中以点划线示出了第一栅极部111和第二栅极部112的连接处。其中，第一栅极部111沿第一方向延伸，并位于第一有源区101的远离第三有源区103的一侧，即第一栅极部111不形成在有源层上方，具体地，第一栅极部111可以形成在用于隔离有源层的浅沟槽隔离结构(ShallowTrench Isolation，STI)(图中未示出)上方；第二栅极部112主要形成在有源层的上方，第二栅极部112的一侧与第一栅极部111连接，并沿第二方向延伸跨越第一有源区101至第三有源区103，且部分覆盖第三有源区103。如图2所示，第二栅极部112和第一栅极部111的连接处为第一栅极部111的中部和第二栅极部112的远离第三有源区103的侧部。
第二栅极层12包括第三栅极部121和第四栅极部122，为了便于区分，在图2中以点划线示出了第三栅极部121和第四栅极部122的连接处。其中，第三栅极部121沿第一方向延时，并位于第二有源区102的远离第三有源区103的一侧，即第三栅极部121不形成在有源层的上方，具体地，第三栅极部121可以形成在STI(图中未示出)上方；第四栅极部122主要形成在有源层的上方，第四栅极部122的一侧与第三栅极部121连接，并沿第二方向延伸跨越第二有源区102至第三有源区，且部分覆盖第三有源区103。如图2所示，第四栅极部122和第三栅极部121的连接处为第三栅极部121的中部和第四栅极部122的远离第三有源区103的侧部。
如图2所示，第一栅极层11和第二栅极层12可以均呈“T”型结构。对于第一栅极层11而言，其中的第一栅极部111形成“T”型结构的头部，第二栅极部112形成“T”型结构的足部；对于第二栅极层12而言，其中的第三栅极部121形成“T”型结构的头部，第四栅极部122形成“T”型结构的足部。
基于第一栅极层11和第二栅极层12的结构，由于第二栅极部112距离第一有源区101的两侧较远，第四栅极部122距离第二有源区102的两侧也较远，当在第一有源区101和第二有源区102的沿第一方向的两侧进行刻蚀以形成接触通孔(接触通孔用于填充导电材料以形成接触件)时，不会导致用于保护栅极侧壁的阻挡侧墙被刻蚀，从而栅极材料不会被暴露，从而能够避免由于栅极材料暴露导致的污染机台或者污染硅衬底的问题，进而也不会因为栅极材料的扩散，造成接触通孔的污染。尤其是对于HKMG工艺而言，能更好地避免由于栅极材料暴露所导致的污染等问题。
与图1相比，在图2所示的栅极层结构中，第二栅极部112距离第一有源区101两侧较远，第四栅极部122距离第二有源区102的两侧也较远，从而在形成接触通孔时，不会造成阻挡侧墙损坏，栅极也不会暴露，就能够很好地避免由于栅极距离接触通孔过近造成的污染等问题，使半导体结构达到更好的可靠性和稳定性。
参见图3，其示出了本公开实施例提供的另一种半导体结构的示意图。对于第一栅极层11和第二栅极层12，如图3所示，在一些实施例中，第一栅极层11还包括沿第二方向延伸的第一分支部113和第二分支部114，第一分支部113和第二分支部114位于第二栅极部112的两侧，分别跨越第一有源区101，且分别与第一栅极部111连接；
第二栅极层12还包括沿第二方向延伸的第三分支部123和第四分支部124，第三分支部123和第四分支部124位于第四栅极部122的两侧，分别跨越第二有源区102，且分别与第三栅极部121连接。
需要说明的是，在图2所示的半导体结构的基础上，如图3所示，第一栅极层11还可以进一步包括第一分支部113和第二分支部114，第一分支部113和第二分支部114分别位于第二栅极部112的两侧，第一分支部113和第二分支部114均跨越第一有源区101，并均与第一栅极部111连接，而且与第一栅极部111的连接处均没有超出第一栅极部111的两侧边界。其中，第一分支部113和第二分支部114可以与第二栅极部112的尺寸相同，或者也可以与第二栅极部112的尺寸不同，这里不作具体限定。
第二栅极层12还可以进一步包括第三分支部123和第四分支部124，第三分支部123和第四分支部124分别位于第四栅极部122的两侧，第三分支部123和第四分支部124均跨越第二有源区102，并均与第三栅极部121连接，而且与第三栅极部121的连接处均没有超出第三栅极部121的两侧边界。其中，第三分支部123和第四分支部124可以与第四栅极部122的尺寸相同或者不同，这里不作具体限定。
如图3所示，第一栅极层11和第二栅极层12均呈三指结构，另外，第一栅极层11和第二栅极层12也可以呈其它数量的多指结构。
这样，对于图3所提供的半导体结构而言，由于第一分支部113距离第一有源区101的一侧的距离、第二分支部114距离第一有源区101另一侧的距离均较远，第三分支部123距离第二有源区102的一侧的距离、第四分支部124距离第二有源区102另一侧的距离均较远，从而也能够避免由于栅极材料暴露所导致的污染等问题，使半导体结构达到更好的可靠性和稳定性。
对于有源层，在一种可能的实现方式中，参见图4，其示出了本公开实施例提供的一种有源层的结构示意图。例如，图4所示的有源层为图3所示的半导体结构中的有源层。如图4所示，第三有源区103可以包括在第二方向上依次排布的第一子有源区1031、第二子有源区1032和第三子有源区1033，第一子有源区1031在第一方向上的尺寸小于第二子有源区1032在第一方向上的尺寸，第三子有源区1033在第一方向上的尺寸小于第二子有源区1032在第一方向上的尺寸；
第二栅极部112覆盖第一子有源区1031，第四栅极部122覆盖第三子有源区1033。
需要说明的是，第三有源区103可以由第一子有源区1031、第二子有源区1032和第三子有源区1033组成。其中，第二子有源区1032位于第一子有源区1031和第三子有源区1033之间，第二子有源区1032的两侧分别连接第一子有源区1031和第三子有源区1033；第一子有源区1031的一侧与第一有源区101连接，另一侧和第二子有源区1032连接；第三子有源区1033的一侧与第二有源区102连接，另一侧和第二子有源区1032连接。其中，第二栅极部112覆盖第一子有源区1031，第四栅极部122覆盖第三子有源区1033。
进一步地，结合图2和图4所示，第一有源区101包括位于第二栅极部112两侧的第一漏极区1011和第二漏极区1012，第二有源区102包括位于第四栅极部122两侧的第三漏极区1021和第四漏极区1022，第三有源区103的位于第二栅极部112和第四栅极部122之间的部分作为源极区。
需要说明的是，在第一有源区101中，沿第一方向的两侧分别为第一漏极区1011和第二漏极区1012，第一漏极区1011和第二漏极区1012之间的部分记作第一沟道区1013；在第二有源区102中，两侧的部分为第三漏极区1021和第四漏极区1022，第三漏极区1021和第四漏极区1022之间的部分记作第二沟道区1023。
在第三有源区103中，第一子有源区1031被第二栅极部112覆盖，第三子有源区1033被第四栅极部122覆盖，第二栅极部112和第四栅极部122之间的部分为第二子有源区1032，即在这种情况下，第二子有源区1032即为源极区。
示例性地，参见图5，其示出了本公开实施例提供的又一种半导体结构的示意图，为了示出被覆盖的第一子有源区1031和第三子有源区1033的位置，在图5中，将第一子有源区1031和第三子有源区1033以点划线示出轮廓，在图5中第二栅极部112只覆盖了第三有源区103中的第一子有源区1031，第四栅极部只覆盖了第三有源区103中的第三子有源区1033，即第二子有源区1032作为源极区。
在这种情况下，第一沟道区1013和第一子有源区1031共同组成有源层在第二方向的一侧的沟道，第二沟道区1023和第三子有源区1033共同组成有源层在第二方向的另一侧的沟道。
进一步地，在一些实施例中，第二栅极部112还可以部分覆盖第二子有源区1032，第四栅极部122还可以部分覆盖第二子有源区1032。
需要说明的是，第二栅极部112还可以不止覆盖第一子有源区1031，还可以部分覆盖第二子有源区1032，第四栅极部122还可以不止覆盖第三子有源区1033，还可以部分覆盖第二子有源区1032。
示例性地，参见图6，其示出了本公开实施例提供的再一种半导体结构的示意图，为了示出第三有源区103中的被覆盖部分的位置，在图6中，将第一子有源区1031、第三子有源区1033和第二子有源区1032的被覆盖部分以点划线示出轮廓。在这种情况下，源极区为第二栅极部112和第四栅极部122之间的第二子有源区1032，而非是全部的第二子有源区1032。
在这种情况下，第一沟道区1013、第一子有源区1031和被第二栅极部112覆盖的部分第二子有源区1032共同组成有源层在第二方向的一侧的沟道，第二沟道区1032、第三子有源区1033和被第四栅极部122覆盖的部分第二子有源区1032共同组成有源层在第二方向的另一侧的沟道。
如图4所示，第一子有源区1031在第一方向上的尺寸H1小于第二子有源区1032在第一方向上的尺寸H2，第三子有源区1033在第一方向上的尺寸H3小于第二子有源区1032在第一方向上的尺寸H2。
作为对比，在另一种可能的实现方式中，对于有源层，参见图7，其示出了本公开实施例提供的一种有源层的结构示意图。如图7所示，该有源层划分为第一有源区201、第二有源区202和第三有源区203；其中，第一有源区201包括两侧的第一漏极区2011和第二漏极区2022，以及中部的第一沟道区2013；第二有源区202包括两侧的第三漏极区2013和第四漏极区2014，以及中部的第二沟道区2023。
与图7所示的有源层相比，图4所示的有源层具有相对较窄的第一子有源区1031和第二子有源区1032，进而可以增加沟道长度，例如，以第一漏极区作为示例，图4中的第一漏极区1011与源极区之间的沟道长度大于图7中的第一漏极区2011与源极区之间的沟道长度，这样，当电流流经第一漏极区1011和源极区之间时，电流流经的沟道长度更长，从而能够有效抑制由于尺寸微缩导致的短沟道效应(Short Channel Effect，SCE)。
其中，SCE是互补金属氧化物半导体(Complementary Metal OxideSemiconductor，CMOS)器件沟道长度缩小时常见的现象，它会造成阈值电压漂移，源漏穿通、漏极感应势垒降低(Drain Induction Barrier Lower，DIBL)等特性，严重时会造成CMOS器件性能失效。这样，在本公开实施例中，沟道长度增加，SCE被抑制，从而能够在保证在器件整体尺寸收缩的情况下，还能够保证器件的有效沟道长度，达到更好的器件稳定性。
还需要说明的是，在本公开实施例提供的半导体结构中，可以仅针对栅极层的结构进行优化，或者仅针对有源层的结构进行优化，也可以同时针对栅极层和有源层进行优化，对此不作具体限定。例如，对于图2而言，其中的有源层可以是如图4所示的结构，也可以是如图7所示的结构。
进一步地，本公开实施例所提供的半导体结构用于形成晶体管，具体可以为四个晶体管，即半导体结构包括对应于第一漏极区1011的第一晶体管、对应于第二漏极区1012的第二晶体管、对应于第三漏极区1021的第三晶体管和对应于第四漏极区1022的第四晶体管；其中，
第一晶体管、第二晶体管、第三晶体管和第四晶体管共享源极区；
第一晶体管和第二晶体管共享第一栅极层11；
第三晶体管和第四晶体管共享第二栅极层12。
需要说明的是，漏极区用于形成晶体管的漏极，有源层包括四个漏极区，对应形成四个晶体管，每个漏极区形成对应晶体管的漏极，即四个晶体管分别各自包括一个单独的漏极。
源极区用于形成晶体管的源极，也就是说，四个晶体管共用同一个源极区，该源极区既形成第一晶体管的源极，也形成第二晶体管的源极，还形成第三晶体管的源极，还形成第四晶体管的源极。
栅极层用于形成晶体管的栅极，其中，第一栅极层101为第一晶体管和第二晶体管所共享，即第一栅极层101既形成第一晶体管的栅极，也形成第二晶体管的栅极；第二栅极层102为第三晶体管和第四晶体管所共享，即第二栅极层102既形成第三晶体管的栅极，也形成第四晶体管的栅极。
可以理解的是，在图3所示的半导体结构中，第一晶体管、第二晶体管、第三晶体管和第四晶体管均为双栅晶体管。
这样，通过晶体管之间的源极区共享和栅极共享，有利于实现在相同面积制备更多数量的晶体管，有利于半导体结构的尺寸缩小，节省面积。
另外，第一漏极区1011和源极区之间的沟道作为第一晶体管的沟道，第二漏极区1012和源极区之间的沟道作为第二晶体管的沟道，第三漏极区1021和源极区之间的沟道作为第三晶体管的沟道，第四漏极区1022和源极区之间的沟道作为第四晶体管的沟道。
进一步地，如图4所示，有源层为轴对称图形，有源层的对称轴包括平行于第一方向的第一对称轴AA’和平行于第二方向的第二对称轴BB’中的至少之一。
需要说明的是，本公开实施例提供的示意图均为俯视示意图，在俯视图中，有源层为轴对称图形，其对称轴可以为平行于第一方向的第一对称轴AA’，也可以为平行于第二方向的第二对称轴BB’，或者，有源层在可以在第一方向和第二方向均呈对称分布，第一对称轴AA’和第二对称轴BB’均为其对称轴。
还需要说明的是，如图7所示的有源层也为轴对称图形，其也可以包括平行于第一方向的第一对称轴AA’和平行于第二方向的第二对称轴BB’中的至少之一。
这样，无论是图4或图7所示的有源层，由于该有源层为轴对称图形，使得半导体结构排布整洁，有利于节省器件面积。
参见图8，其示出了本公开实施例提供的再一种半导体结构的示意图，图8与图2结构相同，只是增加了关于第一对称轴AA’和第二对称轴BB’的标识。如图8所示，第一栅极层11和第二栅极层12对称分布于第一对称轴AA’两侧。第一栅极层11关于第二对称轴BB’对称，第二栅极层12关于第二对称轴BB’对称。
需要说明的是，在本公开实施例中，栅极层也为轴对称图形。其中，对于栅极层整体而言，如图8所示，对称轴可以为第一对称轴AA’和/或第二对称轴BB’，其中，以第一对称轴AA’为对称轴时，第一栅极层11和第二栅极层12可以对称分布在第一对称轴AA’为的两侧；以第二对称轴BB’为对称轴时，第一栅极层11和第二栅极层12均关于第二对称轴BB’对称。
这样，将栅极层也设置为轴对称图像，也能够使得半导体结构整体排布整洁，有利于工艺实现，并节省面积。
进一步地，该半导体结构还包括第一栅介质层和第二栅介质层；其中，
第一栅介质层位于第一栅极层11和有源层之间；
第二栅介质层位于第二栅极层12和有源层之间。
需要说明的是，本公开实施例提供的半导体结构还可以包括栅介质层，栅介质层划分为第一栅介质层和第二栅介质层。其中，第一栅介质层位于第一栅极层11和有源层之间，第二栅介质层位于第二栅极层12和有源层之间。由于栅介质层被覆盖在栅极层之下，附图为俯视图，所以在附图中未示出栅介质层。
与栅极层的共享关系相同，第一晶体管和第二晶体管共享第一栅介质层，第三晶体管和第四晶体管共享第二栅介质层。
进一步地，在本公开实施例中，第一晶体管、第二晶体管、第三晶体管和第四晶体管可以均为N沟道金属氧化物半导体场效应管(Negative channel Metal OxideSemiconductor，NMOS管)或者均为P沟道金属氧化物半导体场效应管(Positive channelMetal Oxide Semiconductor，PMOS管)，在有源层中进行不同类型的掺杂实现不同类型的晶体管。
在一些实施例中，第一栅介质层和第二栅介质层的材料包括高介电常数(High K)材料，第一栅极层和第二栅极层的材料包括金属。
需要说明的是，该半导体结构中的栅极可以通过HKMG工艺制备，那么第一栅介质层和第二栅介质层对应为High K材料，第一栅极层和第二栅极层对应的材料为金属材料；如此，采用HKMG工艺能够有效提高晶体管的性能，使得半导体结构具有功耗更低和漏电更少的优势。
参见图9，其示出了本公开实施例提供的再一种半导体结构的示意图，如图9所示，该半导体结构还包括位于第一漏极区1011上的第一接触件C1、位于第二漏极区1012上的第二接触件C2、位于第三漏极区1021上的第三接触件C3、位于第四漏极区1022上的第四接触件C4、位于源极区上的第五接触件C5、位于第一栅极部111上的第六接触件C6和位于第三栅极部121上的第七接触件C7。
需要说明的是，接触件可以通过在接触通孔中沉积导电材料制备，接触件用于与半导体结构中的走线或元件电连接，或者用于与外部其它器件进行电连接。例如，第一接触件C1、第二接触件C2、第三接触件C3、第四接触件C4和第五接触件C5可以与电源端或者接地端连接等等；第六接触件C6和第七接触件C7可以与一控制电源连接，或者连接输入信号等等。
相较于图1，在图9中，第二栅极部112与第一接触件C1和第二接触件C2的距离较远，第四栅极部122与第三接触件C3和第四接触件C4的距离较远，从而能够有效避免形成接触通孔时损失栅极侧壁的阻挡侧墙，进而避免暴露栅极材料及由此引起的各种问题。
如图9所示，第一接触件C1和第二接触件C2与所述第一栅极层11在第一方向上的间距均为第一间距S1，第三接触件C3和第四接触件C4与第二栅极层12在第一方向上的间距均为第二间距S2，第一间距S1小于第二间距S2。
需要说明的是，如图9所示，第一接触件C1与第一栅极层11在第一方向的间距表示为第一接触件C1与第二栅极部112的距离，为第一距离S1；第二接触件C2与第一栅极层11在第一方向的距离表示为第二接触件C2与第二栅极部112的距离，也为第一距离S1；即第一接触件C1和第二接触件C2与第一栅极层11在第一方向的间距均为第一间距S1，第一接触件C1和第二接触件C2也是关于第二对称轴BB’对称的。
第三接触件C3与第二栅极层12在第一方向的间距表示为第三接触件C3与第四栅极部122的距离，为第二距离S2；第四接触件C4与第二栅极层12在第一方向的距离表示为第四接触件C4与第四栅极部122的距离，也为第二距离S2；即第三接触件C3和第四接触件C4与第二栅极层12在第一方向的间距均为第二间距S2，第三接触件C3和第四接触件C4也是关于第二对称轴BB’对称的。
还需要说明的是，为了便于上层布线，位于有源层在第一方向一侧的第一接触件C1和第三接触件C3，以及位于有源层在第一方向的另一侧的第三接触件C3和第四接触件C4，不一定呈对称分布，而是错开一定距离，即第一间距S1可以小于第二间距S2，或者，也可以是第一间距S1大于第二间距S2。这样，能够保证在通过各接触件进行走线连接或者与内部或者外部的元件进行电连接时，实现空间合理利用，保证线路的稳定。
简言之，本公开实施例可以应用于DRAM领域，涉及DRAM超大规模集成电路设计(Very Large Scale Integration，VLSI)，涉及CMOS结构设计，通过优化CMOS核心区的结构设计解决因为尺寸微缩带来的器件SCE和可靠性等问题。如图4所示，通过在有源区结构设计时，调节公共源极区与漏极区的连线处的尺寸，达到调整器件尺寸的目的。还可以调整栅极层到漏极区的之间的有源层的面积，做出如图2和图3所示的两种设计，能够使得器件在进一步收缩的情况下，保证器件的有效沟道长度，同时保证接触通孔远离栅极层，以达到更好的器件的可靠性、稳定性等方面的性能。另外，将图2与图1相比，本公开实施例还可以将栅极层在远离接触通孔处增大面积，这可以解决因为刻蚀带来的栅极的侧壁被部分或完全刻蚀，带来的污染等问题；同时通过增大栅极覆盖的有源层的面积，以保证在半导体结构尺寸收缩的情况下，还能够增加沟道长度，以保证半导体结构的器件可靠性和稳定性。
本公开实施例提供了一种半导体结构，包括有源层以及并列于有源层之上的第一栅极层和第二栅极层；其中，有源层包括沿第一方向延伸的第一有源区和第二有源区、以及沿第二方向延伸的第三有源区，第三有源区位于第一有源区和第二有源区之间，且与第一有源区和第二有源区分别连接；第一栅极层包括沿第一方向延伸的第一栅极部和沿第二方向延伸的第二栅极部，第一栅极部和第二栅极部相互连接，第一栅极部位于第一有源区的远离第三有源区的一侧，第二栅极部跨越第一有源区且部分覆盖第三有源区；第二栅极层包括沿第一方向延伸的第三栅极部和沿第二方向延伸的第四栅极部，第三栅极部和第四栅极部相互连接，所述第三栅极部位于第二有源区的远离第三有源区的一侧，第四栅极部跨越所述第二有源区且部分覆盖第三有源区。这样，通过设计第一栅极层和第二栅极层的结构，使得第二栅极部远离第一有源区的两侧，并使得第二栅极部远离第二有源区的两侧，从而能够避免在第一有源区和第二有源区的两侧形成接触通孔时，损坏第一栅极层和第二栅极层的保护侧墙而导致的栅极扩散造成的污染问题；同时还能够调整半导体结构的尺寸，并且在减小半导体结构的尺寸的同时，保证器件的可靠性和稳定性。
本公开的另一实施例中，参见图10，其示出了本公开实施例提供的一种半导体存储器100的组成结构示意图。如图10所示，该半导体存储器100包括前述任一实施例所述的半导体结构10。
需要说明的是，半导体存储器100可以为DRAM，也可以为其它类型的存储器，例如静态随机存取存储器(Static Random-Access Memory，SRAM)、同步动态随机存取存储器(Synchronous Dynamic Random-Access Memory，SDRAM)等等。
对于半导体存储器100而言，由于其包括前述实施例所述的半导体结构10，从而使得半导体存储器100可以尺寸缩小，而且具有更好地存储性能，并提高半导体存储器的良率。
以上，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围。
需要说明的是，在本公开中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。
本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。
本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。
本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。
Claims (15)
1.一种半导体结构，其特征在于，包括有源层以及并列于所述有源层之上的第一栅极层和第二栅极层；其中，
所述有源层包括沿第一方向延伸的第一有源区和第二有源区、以及沿第二方向延伸的第三有源区，所述第三有源区位于所述第一有源区和所述第二有源区之间，且与所述第一有源区和所述第二有源区分别连接；
所述第一栅极层包括沿所述第一方向延伸的第一栅极部和沿所述第二方向延伸的第二栅极部，所述第一栅极部和所述第二栅极部相互连接，所述第一栅极部位于所述第一有源区的远离所述第三有源区的一侧，所述第二栅极部跨越所述第一有源区且部分覆盖所述第三有源区；
所述第二栅极层包括沿所述第一方向延伸的第三栅极部和沿所述第二方向延伸的第四栅极部，所述第三栅极部和所述第四栅极部相互连接，所述第三栅极部位于所述第二有源区的远离所述第三有源区的一侧，所述第四栅极部跨越所述第二有源区且部分覆盖所述第三有源区。
2.根据权利要求1所述的半导体结构，其特征在于，所述第三有源区包括在所述第二方向上依次排布的第一子有源区、第二子有源区和第三子有源区，所述第一子有源区在所述第一方向上的尺寸小于所述第二子有源区在所述第一方向上的尺寸，所述第三子有源区在所述第一方向上的尺寸小于所述第二子有源区在所述第一方向上的尺寸；
所述第二栅极部覆盖所述第一子有源区，所述第四栅极部覆盖所述第三子有源区。
3.根据权利要求2所述的半导体结构，其特征在于，
所述第一栅极层还包括沿所述第二方向延伸的第一分支部和第二分支部，所述第一分支部和所述第二分支部位于所述第二栅极部的两侧，分别跨越所述第一有源区，且分别与所述第一栅极部连接；
所述第二栅极层还包括沿所述第二方向延伸的第三分支部和第四分支部，所述第三分支部和所述第四分支部位于所述第四栅极部的两侧，分别跨越所述第二有源区，且分别与所述第三栅极部连接。
4.根据权利要求2或3所述的半导体结构，其特征在于，所述第二栅极部还部分覆盖所述第二子有源区，所述第四栅极部还部分覆盖所述第二子有源区。
5.根据权利要求1-3任一项所述的半导体结构，其特征在于，
所述有源层为轴对称图形，所述有源层的对称轴包括平行于第一方向的第一对称轴和平行于第二方向的第二对称轴中的至少之一。
6.根据权利要求5所述的半导体结构，其特征在于，所述第一栅极层和所述第二栅极层对称分布于所述第一对称轴两侧。
7.根据权利要求5所述的半导体结构，其特征在于，
所述第一栅极层关于所述第二对称轴对称，所述第二栅极层关于所述第二对称轴对称。
8.根据权利要求1-3任一项所述的半导体结构，其特征在于，所述第一有源区包括位于所述第二栅极部两侧的第一漏极区和第二漏极区，所述第二有源区包括位于所述第四栅极部两侧的第三漏极区和第四漏极区，所述第三有源区的位于所述第二栅极部和所述第四栅极部之间的部分作为源极区。
9.根据权利要求8所述的半导体结构，其特征在于，所述半导体结构包括对应于所述第一漏极区的第一晶体管、对应于所述第二漏极区的第二晶体管、对应于所述第三漏极区的第三晶体管和对应于所述第四漏极区的第四晶体管；其中，
所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管共享所述源极区；
所述第一晶体管和所述第二晶体管共享所述第一栅极层；
所述第三晶体管和所述第四晶体管共享所述第二栅极层。
10.根据权利要求8所述的半导体结构，其特征在于，所述半导体结构还包括第一栅介质层和第二栅介质层；其中，
所述第一栅介质层位于所述第一栅极层和所述有源层之间；
所述第二栅介质层位于所述第二栅极层和所述有源层之间。
11.根据权利要求10所述的半导体结构，其特征在于，所述第一栅介质层和所述第二栅介质层的材料包括高介电常数(High K)材料，所述第一栅极层和所述第二栅极层的材料包括金属。
12.根据权利要求8所述的半导体结构，其特征在于，所述半导体结构还包括位于所述第一漏极区上的第一接触件、位于所述第二漏极区上的第二接触件、位于所述第三漏极区上的第三接触件、位于所述第四漏极区上的第四接触件、位于所述源极区上的第五接触件、位于所述第一栅极部上的第六接触件和位于所述第三栅极部上的第七接触件。
13.根据权利要求12所述的半导体结构，其特征在于，所述第一接触件和所述第二接触件与所述第一栅极层在所述第一方向上的间距均为第一间距，所述第三接触件和所述第四接触件与所述第二栅极层在所述第一方向上的间距均为第二间距，所述第一间距小于所述第二间距。
14.根据权利要求1-3任一项所述的半导体结构，其特征在于，所述第一方向垂直于所述第二方向。
15.一种半导体存储器，其特征在于，包括根据权利要求1-14任一项所述的半导体结构。
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Legal Events
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|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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