KR20230036887A - 반도체 소자, 반도체 소자를 포함하는 전자 시스템 및 반도체 소자 제조 방법 - Google Patents

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KR20230036887A
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Abstract

본 개시에 따른 일 실시예는, 기판, 상기 기판에 형성된 상기 트렌치에 의해 서로 이격되어 형성된 소스 영역과 드레인 영역, 상기 트렌치의 저면과 측벽을 덮는 게이트 절연층, 상기 트렌치의 내부에 마련되어 상기 게이트 절연층에 의해 둘러싸이고 상기 트렌치의 하부 영역을 채우는 하부 매립부와 상기 하부 매립부 상에 마련되어 상기 게이트 절연층에 의해 둘러싸이고 상기 트렌치의 상부 영역을 채우는 상부 매립부를 포함하는 게이트 전극 및 상기 게이트 전극 상에 마련되는 캡핑층을 포함하는 반도체 소자를 제공한다.
상기 상부 매립부는 상기 트렌치의 내부에서 상기 제1 도전층의 상부 표면과 상기 게이트 절연층의 측벽의 상부 영역을 덮는 이차원 물질층 및 상기 트렌치의 상부 영역을 채우며 상기 이차원 물질층에 의해 둘러싸이도록 마련되는 제2 도전층을 포함하며, 상기 소스 영역 및 상기 드레인 영역과 오버랩되도록 마련될 수 있다.

Description

반도체 소자, 반도체 소자를 포함하는 전자 시스템 및 반도체 소자 제조 방법{Semiconductor element, electronic system including the semiconductor element, and method for fabricating the semiconductor element}
본 개시의 기술적 사상은 일반적으로 반도체 소자, 반도체 소자를 포함하는 전자 시스템 및 반도체 소자 제조 방법에 관한 것으로서, 이차원 물질층을 포함함으로써 최소화된 GIDL 효과를 보이는 반도체 소자, 반도체 소자를 포함하는 전자 시스템 및 반도체 소자 제조 방법에 관한 것이다.
트랜지스터는 전기적인 스위칭 역할을 하는 반도체 소자로서 메모리, 구동 IC(Integrated Circuit), 로직 소자 등을 포함하는 다양한 집적 회로 소자에 채용되고 있다. 집적 회로 소자의 집적도를 높이기 위해, 이에 구비되는 트랜지스터가 차지하는 공간이 급격히 축소되고 있어 트랜지스터의 크기를 줄이면서도 성능을 유지하기 위한 연구가 진행되고 있다.
최근 들어, 차지하는 면적이 작아도 채널의 충분한 유효 거리 확보할 수 있는 매립 채널 어레이 트랜지스터(buried channel array transistor; BCAT) 구조에 대한 연구가 진행되고 있다. BCAT 구조는 기판의 소스 영역과 드레인 영역 사이에 형성된 트렌치에 게이트 전극이 채워진 구조를 포함한다. 소스 영역과 드레인 영역 사이에 형성된 전위에 의해서 트렌치에 매립된 게이트 전극의 하부에 채널이 형성된다. 이처럼, 게이트 전극은 소스 영역과 드레인 영역 사이에 형성된 트렌치에 매립되므로, 게이트 전극의 일부는 소스 영역 및 드레인 영역과 오버랩된다.
이 경우, 집적 회로 소자의 집적도가 증가함에 따라 게이트 전극과 소스 및 드레인 영역 사이에 마련되는 게이트 절연층의 두께가 감소하게 되고, 이에 따라, 드레인 영역과 연결되는 커패시터에 충전된 전하가 방전되는 게이트 유도 드레인 누설 전류(gate induced drain leakage; GIDL) 효과가 발생하여 반도체 소자의 성능이 저하된다.
특허문헌 KR 10-2250583 B1은 반도체 소자의 GIDL 효과를 줄이기 위해, 소스 및 드레인 영역과 인접하는 게이트 전극의 상부 영역에 저일함수를 가지는 n형 폴리실리콘층을 형성한다. 그러나, n형 폴리실리콘은 일함수는 작지만, 금속에 비해 낮은 전기전도도를 가지므로, 게이트 전극의 성능을 저하시킬 수 있다.
본 개시의 다양한 실시예에 따라, 소스 및 드레인 영역과 인접하는 게이트 전극의 상부 영역에 이차원 물질층이 마련된 구조를 가지는 반도체 소자 및 반도체 소자를 포함하는 전자 시스템 및 반도체 소자 제조 방법을 제공하고자 한다.
일 실시예는,
트렌치를 포함하는 기판, 상기 기판에 상기 트렌치에 의해 서로 이격되어 형성된 소스 영역과 드레인 영역, 상기 트렌치의 저면과 측벽을 덮는 게이트 절연층;, 상기 트렌치의 내부에 상기 게이트 절연층에 의해 둘러싸이도록 마련되며 상기 트렌치의 하부 영역을 채우는 하부 매립부와 상기 하부 매립부 상에 상기 게이트 절연층에 의해 둘러싸이도록 마련되며 상기 트렌치의 상부 영역을 채우는 상부 매립부를 포함하는 게이트 전극 및 상기 게이트 전극 상에 마련되는 캡핑층을 포함하는 반도체 소자를 제공한다.
상기 하부 매립부는, 상기 트렌치의 내부에서 상기 게이트 절연층의 저면과 측벽의 하부 영역을 덮는 배리어층과 상기 트렌치의 하부 영역을 채우며 상기 배리어층에 의해 둘러싸이도록 마련되는 제1 도전층을 포함하며 상기 소스 영역 및 상기 드레인 영역과 오버랩되지 않도록 마련될 수 있다.
상기 상부 매립부는, 상기 트렌치의 내부에서 상기 제1 도전층의 상부 표면과 상기 게이트 절연층의 측벽의 상부 영역을 덮는 이차원 물질층 및 상기 트렌치의 상부 영역을 채우며 상기 이차원 물질층에 의해 둘러싸이도록 마련되는 제2 도전층을 포함하며 상기 소스 영역 및 상기 드레인 영역과 오버랩되도록 마련될 수 있다.
상기 제2 도전층의 일함수는 상기 제1 도전층의 일함수보다 작을 수 있다..
상기 제2 도전층의 일함수는 2eV 내지 5eV일 수 있다.
상기 제2 도전층은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 금(Au), 니켈(Ni) 및 백금(Pt) 중 적어도 어느 하나를 포함할 수 있다.
상기 이차원 물질층은, 그래핀, 흑린(black phosphorus), 비정질 질화 붕소(amorphous Boron Nitride), 이차원 육방정계 질화붕소(h-BN), 포스포린(phosphorene), 또는 전이금속 디칼코게나이드(transition metal dichalcogenide) 중 적어도 어느 하나를 포함할 수 있다.
상기 전이금속 디칼코게나이드는 몰리브덴(Mo), 텅스텐(W), 나이오븀(Nb), 바나듐(V), 탄탈럼(Ta), 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 테크네튬(Tc), 레늄(Re), 구리(Cu), 갈륨(Ga), 인듐(In), 주석(Sn), 게르마늄(Ge) 및 납(Pb)으로 이루어진 그룹에서 선택된 하나의 금속 원소와 황(S), 셀레늄(Se) 및 텔루륨(Te)으로 이루어진 그룹에서 선택된 하나의 칼코겐 원소를 포함할 수 있다.
상기 배리어층을 둘러싸는 상기 게이트 절연층의 하부 영역의 제1 두께는 상기 이차원 물질층을 둘러싸는 상기 게이트 절연층의 상부 영역의 제2 두께보다 얇을 수 있다.
상기 배리어층을 둘러싸는 상기 게이트 절연층의 하부 영역의 제1 유전율은 상기 이차원 물질층을 둘러싸는 상기 게이트 절연층의 상부 영역의 제2 유전율보다 클 수 있다.
상기 제1 도전층이 포함하는 물질과 상기 제2 도전층이 포함하는 물질은 서로 다를 수 있다.
상기 제1 도전층은 텅스텐(W)을 포함할 수 있다.
상기 배리어층은 티타늄질화물을 포함할 수 있다..
다른 일 실시예는,
트렌치를 포함하는 기판, 상기 기판에 상기 트렌치에 의해 서로 이격되어 형성된 소스 영역과 드레인 영역, 상기 트렌치의 저면과 측벽을 덮는 게이트 절연층, 상기 트렌치의 내부에 상기 게이트 절연층에 의해 둘러싸이도록 마련되며, 상기 트렌치의 내부에서 상기 게이트 절연층의 저면과 측벽의 하부 영역을 덮는 배리어층, 상기 트렌치의 내부에서 상기 게이트 절연층의 측벽의 상부 영역을 덮는 이차원 물질층, 및 상기 트렌치를 채우며 상기 배리어층과 상기 이차원 물질층에 의해 둘러싸이도록 마련되는 도전층을 포함하는 게이트 전극 및 상기 게이트 전극 상에 마련되는 캡핑층을 포함하는 반도체 소자를 제공한다.
상기 배리어층은 상기 소스 영역 및 상기 드레인 영역과 오버랩되지 않도록 마련되고, 상기 이차원 물질층은 상기 소스 영역 및 상기 드레인 영역과 오버랩되도록 마련될 수 있다.
상기 도전층은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 금(Au), 니켈(Ni) 및 백금(Pt) 중 적어도 어느 하나를 포함할 수 있다.
상기 이차원 물질층은
그래핀, 흑린(black phosphorus), 비정질 질화 붕소(amorphous Boron Nitride), 이차원 육방정계 질화붕소(h-BN), 포스포린(phosphorene), 또는 전이금속 디칼코게나이드(transition metal dichalcogenide) 중 적어도 어느 하나를 포함할 수 있다.
상기 전이금속 디칼코게나이드는 몰리브덴(Mo), 텅스텐(W), 나이오븀(Nb), 바나듐(V), 탄탈럼(Ta), 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 테크네튬(Tc), 레늄(Re), 구리(Cu), 갈륨(Ga), 인듐(In), 주석(Sn), 게르마늄(Ge) 및 납(Pb)으로 이루어진 그룹에서 선택된 하나의 금속 원소와 황(S), 셀레늄(Se) 및 텔루륨(Te)으로 이루어진 그룹에서 선택된 하나의 칼코겐 원소를 포함할 수 있다.
일 실시예는,
기판에 트렌치를 형성하는 단계, 상기 트렌치의 저면과 측벽을 덮는 게이트 절연층을 형성하는 단계, 상기 게이트 절연층 상에 상기 트렌치를 채우는 게이트 전극을 형성하는 단계, 상기 게이트 전극 상에 캡핑층을 형성하는 단계 및 상기 게이트 전극 양측의 기판 내에 소스 영역과 드레인 영역을 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
상기 게이트 전극을 형성하는 단계는, 상기 트렌치의 내부에서 상기 게이트 절연층의 저면과 측벽의 하부 영역을 덮는 배리어층을 형성하는 단계, 상기 트렌치의 내부에서 상기 게이트 절연층의 측벽의 상부 영역을 덮는 이차원 물질층을 형성하는 단계, 및 상기 트렌치 내부에 상기 배리어층과 이차원 물질층에 의해 둘러싸이도록 마련되는 도전층을 형성하는 단계를 포함할 수 있다.
상기 이차원 물질층에 의해 둘러싸이는 상기 도전층의 상부 영역의 일함수는 상기 배리어층에 의해 둘러싸이는 상기 도전층의 하부 영역의 일함수보다 작게 형성될 수 있다.
상기 이차원 물질층을 형성하는 단계에서는, 화학적 기상 증착법(chemical vapor deposition; CVD)을 이용하여 상기 이차원 물질층을 형성할 수 있다.
상기 이차원 물질층을 형성하는 단계에서는, 수소 라디칼을 공급하여 상기 이차원 물질층을 형성할 수 있다.
상기 이차원 물질층을 형성하는 단계에서는, 산소 라디칼을 공급하여 상기 이차원 물질층을 형성할 수 있다.
상기 트렌치 내부에 상기 배리어층과 이차원 물질층에 의해 둘러싸이도록 마련되는 도전층을 형성하는 단계는, 상기 배리어층을 형성하는 단계 이후 및 상기 이차원 물질층을 형성하는 단계 이전에, 상기 트렌치의 하부 영역을 채우며 상기 배리어층에 의해 둘러싸이도록 마련되는 제1 도전층을 형성하는 단계 및 상기 이차원 물질층을 형성하는 단계 이후에, 상기 트렌치의 상부 영역을 채우며 상기 이차원 물질층에 의해 둘러싸이도록 마련되는 제2 도전층을 형성하는 단계를 포함할 수 있다.
상기 이차원 물질층을 형성하는 단계에서는, 상기 이차원 물질층이 상기 트렌치의 내부에서 상기 제1 도전층의 상부 표면과 상기 게이트 절연층의 측벽의 상부 영역을 동시에 덮도록 상기 이차원 물질층을 형성할 수 있다.
상기 제2 도전층은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 금(Au), 니켈(Ni) 및 백금(Pt) 중 적어도 어느 하나를 포함할 수 있다.
상기 이차원 물질층은, 그래핀, 흑린(black phosphorus), 비정질 질화 붕소(amorphous Boron Nitride), 이차원 육방정계 질화붕소(h-BN), 포스포린(phosphorene), 또는 전이금속 디칼코게나이드(transition metal dichalcogenide) 중 적어도 어느 하나를 포함할 수 있다.
일 실시예는,
콘트롤러, 상기 콘트롤러에 의해 실행된 명령을 저장하며, 제1 항 내지 제15항 중 어느 하나의 반도체 소자를 포함하는 메모리 및 상기 콘트롤러에 대한 사용자 명령을 입력할 수 있는 입출력 장치를 포함하는 전자 시스템을 제공한다.
본 개시의 다양한 실시예에 따라, 소스 및 드레인 영역과 인접하는 게이트 전극의 상부 영역에 이차원 물질층이 마련된 구조를 가지는 반도체 소자 및 반도체 소자를 포함하는 전자 시스템 및 반도체 소자 제조 방법을 제공할 수 있다.
본 개시의 다양한 실시예에 따라, 이차원 물질층을 형성하는 과정에서 수소 라디칼을 공급하여 인접한 게이트 절연층의 유전율을 낮추거나 산소 라디칼을 공급하여 인접한 게이트 절연층의 두께를 증가시킴으로써, GIDL 효과를 최소화할 수 있는 반도체 소자 제조 방법을 제공할 수 있다.
도 1은 일 실시예에 따른 반도체 소자의 예시적인 구성을 도시한 평면도이다.
도 2는 도 1의 A-A'선에 따른 단면도이다.
도 3은 다양한 종류의 금속 물질의 이차원 물질과 접하기 전후의 일함수 변화를 나타낸 그래프이다.
도 4는 다른 일 실시예에 따른 반도체 소자의 예시적인 구성을 도시한 측단면도이다
도 5는 또 다른 일 실시예에 따른 반도체 소자의 예시적인 구성을 도시한 측단면도이다.
도 6은 일 실시예에 따른 반도체 소자 어레이의 예시적인 구성을 간략하게 도시한 것이다.
도 7은 일 실시예에 따른 메모리 소자의 예시적인 구성을 간략하게 도시한 것이다.
도 8 내지 도 16은 일 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 것이다.
도 17 내지 도 22는 다른 일 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 것이다.
도 23은 일 실시예에 따른 CMOS 인버터의 회로도이다.
도 24는 일 실시예에 따른 CMOS SRAM 소자의 회로도이다.
도 25는 일 실시예에 따른 CMOS NAND 회로의 회로도이다.
도 26은 일 실시예에 따른 전자 시스템을 도시한 블록 다이어그램이다.
도 27은 일 실시예에 따른 전자 시스템의 블록 다이어그램이다.
아래에서는 첨부한 도면을 참조하여 해당 기술 분야의 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 다양한 실시예에 따른 반도체 소자, 반도체 소자를 포함하는 전자 시스템 및 반도체 소자 제조 방법에 대해 상세히 설명한다. 도면에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 각 구성요소의 크기나 두께는 설명의 명료성을 위하여 과장되어 있을 수 있다.
한편, 이하에서 설명되는 반도체 소자, 반도체 소자를 포함하는 전자 시스템 및 반도체 소자 제조 방법은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 구성 요소들은 용어들에 의해 한정되어서는 안 된다. 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
“상기”의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 복수 모두에 해당하는 것일 수 있다. 모든 예들 또는 예시적인 용어의 사용은 단순히 기술적 사상을 상세히 설명하기 위한 것으로서 청구범위에 의해 한정되지 않는 이상 상기 예들 또는 예시적인 용어로 인해 범위가 한정되는 것은 아니다.
방법을 구성하는 단계들은 설명된 순서대로 행하여야 한다는 명백한 언급이 없다면, 적당한 순서로 행해질 수 있다. 또한, 모든 예시적인 용어(예를 들어, 등등)의 사용은 단순히 기술적 사상을 상세히 설명하기 위한 것으로서 청구항에 의해 한정되지 않는 이상 이러한 용어로 인해 권리 범위가 한정되는 것은 아니다.
도 1은 일 실시예에 따른 반도체 소자(100)의 예시적인 구성을 도시한 평면도이다. 도 2는 도 1의 A-A'선에 따른 단면도이다. 도 3은 다양한 종류의 금속 물질의 이차원 물질과 접하기 전후의 일함수 변화를 나타낸 그래프이다.
도 1 및 도 2를 참조하면, 반도체 소자(100)는 트렌치(T1)를 포함하는 기판(10), 기판(10)에 트렌치(T1)에 의해 서로 이격되어 형성된 소스 영역(71)과 드레인 영역(72), 트렌치(T1)의 저면과 측벽을 덮는 게이트 절연층(60), 트렌치(T1)의 내부에 게이트 절연층(60)에 의해 둘러싸이도록 마련되며 트렌치(T1)의 하부 영역을 채우는 하부 매립부(41)와 하부 매립부(41) 상에 게이트 절연층(60)에 의해 둘러싸이도록 마련되며 트렌치(T1)의 상부 영역을 채우는 상부 매립부(42)를 포함하는 게이트 전극(40) 및 게이트 전극(40) 상에 마련되는 캡핑층(50)을 포함할 수 있다.
기판(10)은 반도체 기판을 포함할 수 있다. 기판(10)은 실리콘을 함유하는 물질을 포함할 수 있다. 기판(10)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(10)은 저마늄과 같은 다른 반도체 물질을 포함할 수도 있다. 기판(10)은 ²Ⅴ?족 반도체 기판, 예컨대 GaAs과 같은 화합물반도체 기판을 포함할 수도 있다. 기판(10)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다. 기판(10)에는 기판(10)의 일부 영역이 수직 방향(z)으로 식각되어 형성된 트렌치(T1)가 형성될 수 있다.
기판(10)에는 트렌치(T1)에 의해 서로 수평 방향(y)으로 이격되어 형성된 소스 영역(71)과 드레인 영역(72)이 형성될 수 있다. 소스 영역(71)과 드레인 영역(72)은 트렌치(T1)의 상부 영역과 나란하게 배치될 수 있다. 예를 들어, 소스 영역(71)과 드레인 영역(72)의 상부 표면과 기판(10)의 상부 표면은 동일 평면 상에 마련될 수 있다. 또한, 소스 영역(71)과 드레인 영역(72)의 하부 표면은 트렌치(T1)의 저면보다 높은 곳에 위치할 수 있다. 나아가, 소스 영역(71)과 드레인 영역(72)은 트렌치(T1)의 측벽과 접할 수 있다.
소스 영역(71)과 드레인 영역(72)은 기판(10)의 일부 영역에 불순물을 도핑함으로써 형성될 수 있다. 예를 들어, 인(P), 비소(As), 안티몬(Sb), 및 붕소(B) 중 어느 하나가 기판(10)의 일부 영역에 도핑됨으로써, 소스 영역(71)과 드레인 영역(72)이 형성될 수 있다.
트렌치(T1) 내에 게이트 구조체(100G)가 마련될 수 있다. 게이트 구조체(100G)는 게이트 전극(40), 캡핑층(50), 및 게이트 절연층(60)을 포함할 수 있다. 게이트 전극(40)은 트렌치(T1)의 내부를 부분적으로 채울 수 있다. 따라서 게이트 전극(40)은 매립 게이트 전극으로 지칭될 수 있다. 캡핑층(50)은 게이트 전극(40) 상에 마련될 수 있다. 게이트 절연층(60)은 트렌치(T1)의 저면과 측벽을 덮도록 마련될 수 있다. 예를 들어, 게이트 전극(40)이 트렌치(T1)의 내부를 부분적으로 채우고, 게이트 절연층(60)은 기판(10)과 게이트 전극(40) 사이에 마련되어 게이트 전극(40)을 둘러싸도록 형성될 수 있다. 이에 따라, 게이트 전극(40)은 트렌치(T1)의 저면 및 측벽과 직접 접촉하지 않을 수 있다.
게이트 절연층(60)은 실리콘산화물(Silicon oxide), 실리콘질화물(Silicon nitride), 실리콘산질화물(Silicon oxynitride), 고유전물질(High-k material) 또는 이들의 조합을 포함할 수 있다. 고유전물질은 실리콘산화물의 유전상수(dielectric constant)보다 더 큰 유전상수를 갖는 물질을 포함할 수 있다. 예컨대, 고유전물질은 3.9보다 큰 유전상수를 갖는 물질을 포함할 수 있다. 다른 예에서, 고유전물질은 10보다 큰 유전상수를 갖는 물질을 포함할 수 있다. 또다른 예에서, 고유전물질은 10 내지 30의 유전상수를 갖는 물질을 포함할 수 있다. 고유전물질은 적어도 하나의 금속성 원소(at least one metallic element)를 포함할 수 있다. 고유전물질은 하프늄함유물질(hafnium-containing material)을 포함할 수 있다. 하프늄함유물질은 하프늄산화물(hafnium oxide), 하프늄실리콘산화물(hafnium silicon oxide), 하프늄실리콘산화질화물(hafnium silicon oxynitride) 또는 그들의 조합을 포함할 수 있다. 다른 실시예에서, 고유전물질은 란탄산화물(lanthanum oxide), 란탄알루미늄산화물(lanthanum aluminum oxide), 지르코늄산화물(zirconium oxide), 지르코늄실리콘산화물(zirconium silicon oxide), 지르코늄실리콘산화질화물(zirconium silicon oxynitride), 알루미늄산화물(aluminum oxide), 및 그들의 조합을 포함할 수 있다. 고유전물질로는 공지된 다른 고유전물질이 선택적으로 사용될 수도 있다.
게이트 전극(40)은 하부 매립부(41)와 상부 매립부(42)를 포함할 수 있다. 하부 매립부(41)는 배리어층(31)과 제1 도전층(32)을 포함할 수 있다. 배리어층(31)은 트렌치(T1)의 내부에서 게이트 절연층(60)의 저면과 측벽의 하부 영역을 덮도록 형성될 수 있다. 제1 도전층(32)은 트렌치(T1)의 하부 영역을 채우며 배리어층(31)에 의해 둘러싸이도록 마련될 수 있다. 예를 들어, 제1 도전층(32)이 트렌치(T1)의 내부의 하부 영역을 부분적으로 채우고, 배리어층(31)은 게이트 절연층(60)과 제1 도전층(32) 사이에 마련되어 제1 도전층(32)을 둘러싸도록 형성될 수 있다. 이에 따라, 제1 도전층(32)은 게이트 절연층(60)의 저면 및 측벽과 직접 접촉하지 않을 수 있다. 배리어층(31)에 의해서 제1 도전층(32)에 포함된 금속 물질이 게이트 절연층(60)으로 확산되는 것이 방지될 수 있다. 또한, 하부 매립부(41)는 트렌치(T1)의 내부의 하부 영역에 마련되므로, 트렌치(T1)의 상부 영역과 나란하게 배치되는 소스 영역(71)과 드레인 영역(72)과 오버랩되지 않을 수 있다.
소스 영역(71)과 드레인 영역(72) 사이에 전위가 형성되면 트렌치(T1)에 매립된 하부 매립부(41)의 주변에 채널(CH)이 형성된다.
배리어층(31)은 티타늄질화물을 포함할 수 있다. 예를 들어, 배리어층(31)은 TiN을 포함할 수 있다. 제1 도전층(32)은 도전성의 금속 물질을 포함할 수 있다. 예를 들어, 제1 도전층(32)은 텅스텐(W)을 포함할 수 있다. 그러나 이에 한정되는 것은 아니며, 제1 도전층(32)은 텅스텐(W) 이외의 다른 금속 물질을 포함할 수도 있다.
상부 매립부(42)는 이차원 물질층(33)과 제2 도전층(34)을 포함할 수 있다. 이차원 물질층(33)은 트렌치(T1)의 내부에서 제1 도전층(32)의 상부 표면과 게이트 절연층(60)의 측벽의 상부 영역을 덮도록 형성될 수 있다. 제2 도전층(34)은 트렌치(T1)의 상부 영역을 채우며 이차원 물질층(33)에 의해 둘러싸이도록 마련될 수 있다. 예를 들어, 제2 도전층(34)이 트렌치(T1)의 내부의 상부 영역을 부분적으로 채우고, 이차원 물질층(33)은 게이트 절연층(60)과 제2 도전층(34) 사이에 마련되어 제2 도전층(34)을 둘러싸도록 형성될 수 있다. 이에 따라, 제2 도전층(34)은 게이트 절연층(60)의 저면 및 측벽과 직접 접촉하지 않을 수 있다. 이차원 물질층(33)은 제2 도전층(34)을 둘러싸되, 제2 도전층(34)의 상부 표면은 덮지 않을 수 있다. 이에 따라, 제2 도전층(34)의 상부 표면과 이차원 물질층(33)은 서로 접하지 않을 수 있다.
제2 도전층(34)의 상부 표면에는 캡핑층(50)이 마련될 수 있다. 이 경우, 제2 도전층(34)은 캡핑층(50)의 측면까지 연장되어 형성될 수 있다. 이에 따라, 캡핑층(50)의 측면은 제2 도전층(34)에 의해 둘러싸일 수 있다. 예를 들어, 제2 도전층(34)의 상부 표면과 이차원 물질층(33)의 내부 측벽의 상부 영역에 의해 형성된 캡핑층 트렌치(T2)에 캡핑층(50)이 채워질 수 있다.
캡핑층(50)은 절연 물질을 포함할 수 있다. 예를 들어, 캡핑층(50)은 실리콘질화물, 실리콘산화질화물 또는 이들의 조합을 포함할 수 있다. 또한, 캡핑층(50)은 실리콘질화물과 실리콘산화물의 조합을 포함할 수 있다. 예를 들어, 캡핑층(50)을 형성하기 위해 실리콘질화물로 라이닝한 후, 스핀온절연물질(Spin On Dielectric; SOD)로 채울 수 있다.
이차원 물질층(33)은 제1 도전층(32)의 상부 표면을 덮도록 형성되므로, 이차원 물질층(33)에 의해 둘러싸인 제2 도전층(34)의 하부 표면은 제1 도전층(32)의 상부 표면과 직접 접촉하지 않을 수 있다. 이처럼, 이차원 물질층(33)은 제1 도전층(32)과 제2 도전층(34) 사이의 배리어 역할을 할 수 있다. 나아가, 상부 매립부(42)는 트렌치(T1)의 내부의 상부 영역에 마련되므로, 트렌치(T1)의 상부 영역과 나란하게 배치되는 소스 영역(71)과 드레인 영역(72)과 오버랩될 수 있다.
이차원 물질층(33)은 다양한 종류의 이차원 물질을 포함할 수 있다. 예를 들어, 이차원 물질층(33)은 그래핀, 흑린(black phosphorus), 비정질 질화 붕소(amorphous Boron Nitride), 이차원 육방정계 질화붕소(h-BN), 포스포린(phosphorene), 또는 전이금속 디칼코게나이드(transition metal dichalcogenide) 중 적어도 어느 하나를 포함할 수 있다. 전이금속 디칼코게나이드는 몰리브덴(Mo), 텅스텐(W), 나이오븀(Nb), 바나듐(V), 탄탈럼(Ta), 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 테크네튬(Tc), 레늄(Re), 구리(Cu), 갈륨(Ga), 인듐(In), 주석(Sn), 게르마늄(Ge) 및 납(Pb)으로 이루어진 그룹에서 선택된 하나의 금속 원소와 황(S), 셀레늄(Se) 및 텔루륨(Te)으로 이루어진 그룹에서 선택된 하나의 칼코겐 원소를 포함할 수 있다.
제2 도전층(34)은 도전성의 금속 물질을 포함할 수 있다. 제2 도전층(34)은 제1 도전층(32)과 다른 금속 물질을 포함할 수 있다. 제2 도전층(34)에 포함된 금속 물질이 이차원 물질층(33)에 포함된 이차원 물질과 접하면, 금속 물질과 이차원 물질 계면에 쌍극자(dipole)가 형성되고, 이에 따라, 제2 도전층(34)의 일함수는 감소할 수 있다.
예를 들어, 제2 도전층(34)은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 금(Au), 니켈(Ni) 및 백금(Pt) 중 적어도 어느 하나를 포함할 수 있다. 도 3을 참조하면, 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 금(Au), 니켈(Ni) 및 백금(Pt) 등의 금속 물질이 그래핀, 이차원 육방정계 질화붕소(h-BN) 등의 이차원 물질과 접하면, 각각의 금속 물질의 일함수들은 감소하게 된다. 그러나 이에 한정되는 것은 아니며, 제2 도전층(32)은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 금(Au), 니켈(Ni) 및 백금(Pt) 이외의 이차원 물질과 접하면 일함수가 감소하는 다양한 종류의 다른 금속 물질을 포함할 수도 있다.
한편, 제2 도전층(34)의 일함수는 제1 도전층(32)의 일함수보다 작을 수 있다. 예를 들어, 제2 도전층(34)의 일함수는 2eV 내지 5eV일 수 있다. 소스 영역(71) 및 드레인 영역(72)과 오버랩되는 제2 도전층(34)의 일함수가 충분히 작게 형성되어, 효과적으로 GIDL 현상이 최소화될 수 있다. 또한, 제2 도전층(34)은 금속 물질을 포함하므로, 스위칭 소자로 동작하는 데에 충분히 필요한 게이트 전극(40)의 도전성이 확보될 수 있다.
또한, 게이트 절연층(60)이 실리콘산화물(Silicon oxide)을 포함하는 경우, 게이트 절연층(60)은 영역 별로 상이한 유전율을 가질 수 있다. 예를 들어, 배리어층(31)을 둘러싸는 게이트 절연층(60)의 하부 영역의 제1 유전율(ε1)은 이차원 물질층(33)을 둘러싸는 게이트 절연층(60)의 상부 영역의 제2 유전율(ε2)보다 클 수 있다. 게이트 절연층(60)의 상부 영역은 실리콘 옥시카바이드를 포함할 수 있고, 이에 따라, 실리콘산화물만을 포함하는 게이트 절연층(60)의 하부 영역에 비해 작은 유전율을 갖게 될 수 있다. 이처럼 게이트 절연층(61)의 상부 영역이 하부 영역과 동일한 제1 유전율(ε1)을 가지는 경우에 비해, 제2 유전율(ε2)을 가지는 경우, 상부 매립부(42)와 드레인 영역(72) 사이의 커패시턴스가 감소되어 효과적으로 GIDL 현상이 최소화될 수 있다
도 4는 다른 일 실시예에 따른 반도체 소자(110)의 예시적인 구성을 도시한 측단면도이다. 도 4의 반도체 소자(110)는 게이트 절연층(61)의 상부 영역의 두께와 하부 영역의 두께가 서로 다르다는 점을 제외하고는 도 2의 반도체 소자(100)와 실질적으로 동일할 수 있다. 도 4를 설명함에 있어, 도 1 내지 도 3과 중복되는 내용은 생략한다.
도 4를 참조하면, 반도체 소자(110)는 트렌치(T1)를 포함하는 기판(10), 기판(10)에 트렌치(T1)에 의해 서로 이격되어 형성된 소스 영역(71)과 드레인 영역(72), 트렌치(T1)의 저면과 측벽을 덮는 게이트 절연층(61), 트렌치(T1)의 내부에 게이트 절연층(61)에 의해 둘러싸이도록 마련되며 트렌치(T1)의 하부 영역을 채우는 하부 매립부(41)와 하부 매립부(41) 상에 게이트 절연층(61)에 의해 둘러싸이도록 마련되며 트렌치(T1)의 상부 영역을 채우는 상부 매립부(43)를 포함하는 게이트 전극(44) 및 상부 매립부(43) 상에 마련되는 캡핑층(51)을 포함할 수 있다.
게이트 절연층(61)은 트렌치(T1)의 저면과 측벽을 덮도록 마련될 수 있다. 예를 들어, 게이트 전극(44)이 트렌치(T1)의 내부를 부분적으로 채우고, 게이트 절연층(61)은 기판(10)과 게이트 전극(44) 사이에 마련되어 게이트 전극(44)을 둘러싸도록 형성될 수 있다. 이에 따라, 게이트 전극(44)은 트렌치(T1)의 저면 및 측벽과 직접 접촉하지 않을 수 있다.
또한, 게이트 절연층(61)은 영역 별로 상이한 두께를 가질 수 있다. 예를 들어, 배리어층(31)을 둘러싸는 게이트 절연층(61)의 하부 영역의 제1 두께(t1)는 이차원 물질층(35)을 둘러싸는 게이트 절연층(61)의 상부 영역의 제2 두께(t2)보다 얇을 수 있다. 이처럼, 게이트 절연층(61)의 상부 영역이 하부 영역과 동일한 제1 두께(t1)를 가지는 경우에 비해, 제2 두께(t2)를 가지는 경우, 상부 매립부(43)와 드레인 영역(72) 사이의 커패시턴스가 감소되어 효과적으로 GIDL 현상이 최소화될 수 있다.
상부 매립부(43)는 이차원 물질층(35)과 제2 도전층(36)을 포함할 수 있다. 상부 매립부(43)는 게이트 절연층(61)의 상부 영역의 두께가 더 두꺼워짐에 따라, 보다 좁은 폭을 가진다는 점을 제외하고는, 도 2의 상부 매립부(42)와 실질적으로 동일할 수 있다.
캡핑층(51)은 이차원 물질층(35)의 폭이 좁아짐에 따라 보다 좁은 폭을 가진다는 점을 제외하고는 도 2의 캡핑층(50)과 실질적으로 동일할 수 있다. 예를 들어, 제2 도전층(36)의 상부 표면과 이차원 물질층(35)의 내부 측벽의 상부 영역에 의해 형성된 캡핑층 트렌치(T3)에 캡핑층(51)이 채워질 수 있다.
도 5는 또 다른 일 실시예에 따른 반도체 소자(120)의 예시적인 구성을 도시한 측단면도이다. 도 5의 반도체 소자(120)는 게이트 전극(45)이 제1 도전층(32)과 제2 도전층(36)을 포함하는 도 4의 게이트 전극(44)과 달리 단일한 도전층(38)을 포함한다는 점을 제외하고는 도 4의 반도체 소자(110)와 실질적으로 동일할 수 있다. 도 5를 설명함에 있어, 도 1 내지 도 4와 중복되는 내용은 생략한다.
도 5를 참조하면, 반도체 소자(120)는 트렌치(T1)를 포함하는 기판(10), 기판(10)에 트렌치(T1)에 의해 서로 이격되어 형성된 소스 영역(71)과 드레인 영역(72), 트렌치(T1)의 저면과 측벽을 덮는 게이트 절연층(61), 트렌치(T1)의 내부에 게이트 절연층(61)에 의해 둘러싸이도록 마련되는 게이트 전극(45) 및 게이트 전극(45) 상에 마련되는 캡핑층(51)을 포함할 수 있다.
게이트 전극(45)은 트렌치(T1)의 내부에 게이트 절연층(61)에 의해 둘러싸이도록 마련되며, 트렌치(T1)의 내부에서 게이트 절연층(61)의 저면과 측벽의 하부 영역을 덮는 배리어층(37), 트렌치(T1)의 내부에서 게이트 절연층(61)의 측벽의 상부 영역을 덮는 이차원 물질층(39), 및 트렌치(T1)를 채우며 배리어층(37)과 이차원 물질층(39)에 의해 둘러싸이도록 마련되는 도전층(38)을 포함할 수 있다 도전층(38)의 하부 영역은 배리어층(37)에 의해 둘러싸이고, 상부 영역은 이차원 물질층(39)에 의해 둘러싸일 수 있다.
도전층(38)은 도전성의 금속 물질을 포함할 수 있다. 도전층(38)은 도 4의 제2 도전층(36)과 동일한 금속 물질을 포함할 수 있다. 이차원 물질층(39)과 접한 도전층(38)의 상부 영역의 일함수는 배리어층(37)과 접한 도전층(38)의 하부 영역의 일함수보다 작을 수 있다. 예를 들어, 도전층(38)은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 금(Au), 니켈(Ni) 및 백금(Pt) 중 적어도 어느 하나를 포함할 수 있다.
도 6은 일 실시예에 따른 반도체 소자 어레이(200)의 예시적인 구성을 간략하게 도시한 것이다.
도 6을 참조하면, 반도체 소자 어레이(200)는 복수 개의 트렌치(T4, T5)를 포함하는 기판(11), 복수 개의 트렌치(T4, T5)에 마련되는 복수 개의 게이트 구조체(201G, 202G), 복수 개의 트렌치(T4, T5) 각각을 사이에 두고 서로 이격되어 형성된 복수 개의 소스 영역(S1~S12) 및 복수 개의 드레인 영역(D1~D12)을 포함할 수 있다.
기판(11) 상에 복수 개의 트렌치(T4, T5)가 제1 방향(x)으로 연장되어 형성되고, 제1 방향(x)과 교차하는 제2 방향(y)으로 나란히 배열될 수 있다. 여기서 제1 방향(x)과 제2 방향(y)은 서로 수직할 수 있다. 복수 개의 트렌치(T4, T5)에 포함된 제1 트렌치(T4)에는 복수 개의 게이트 구조체(201G, 202G)에 포함된 제1 게이트 구조체(201G)가 마련될 수 있다. 또한, 복수 개의 트렌치(T4, T5)에 포함된 제2 트렌치(T5)에는 복수 개의 게이트 구조체(201G, 202G)에 포함된 제2 게이트 구조체(202G)가 마련될 수 있다. 복수 개의 게이트 구조체(201G, 202G)는 복수 개의 트렌치(T4, T5)와 유사하게, 제1 방향(x)으로 연장되어 형성되고, 제2 방향(y)으로 나란히 배열될 수 있다.
복수 개의 소스 영역(S1~S12)과 복수 개의 드레인 영역(D1~D12)은 복수 개의 게이트 구조체(201G, 202G) 중 어느 하나를 공유할 수 있다. 예를 들어, 제1 게이트 구조체(201G)를 사이에 두고. 복수 개의 소스 영역(S1~S6)과 복수 개의 드레인 영역(D1~D6)이 서로 마주할 수 있다. 또한, 제2 게이트 구조체(202G)를 사이에 두고. 복수 개의 소스 영역(S7~S12)과 복수 개의 드레인 영역(D7~D12)이 서로 마주할 수 있다. 제1 게이트 구조체(201G), 제1 게이트 구조체(201G)를 사이에 두고 서로 마주하는 복수 개의 소스 영역(S1~S12) 중 임의의 제1 소스 영역(S1)과 복수 개의 드레인 영역(D1~D12) 중 임의의 제1 드레인 영역(D1)은 제1 반도체 소자를 형성할 수 있다. 제1 반도체 소자는 도 1 내지 도 5를 참조하여 설명한 다양한 형태의 반도체 소자들(100, 110, 120)을 중 어느 하나를 포함할 수 있다. 이와 같이, 복수 개의 게이트 구조체(201G, 202G) 각각을 따라 복수 개의 반도체 소자가 형성될 수 있다.
도 7은 일 실시예에 따른 메모리 소자(1000)의 예시적인 구성을 간략하게 도시한 것이다.
도 7을 참조하면 메모리 소자(1000)는 반도체 소자(100)와 커패시터(300)를 포함할 수 있다. 반도체 소자(100)는 도 1 및 도 2를 참조하여 설명한 반도체 소자(100)와 동일하다. 그러나 이에 한정되는 것은 아니고, 메모리 소자(1000)는 도 4 및 도 5를 참조하여 설명한 다양한 형태의 반도체 소자(110, 120) 중 어느 하나를 포함할 수도 있다. 도 7을 설명함에 있어, 도 2의 내용을 참조한다.
반도체 소자(100)는 스위칭 소자로 동작할 수 있다. 반도체 소자(100) 상에는 커패시터(300)가 마련될 수 있다. 예를 들어, 기판(10) 상에 소스 영역(71), 드레인 영역(72) 및 게이트 구조체(100G)를 덮는 층간 절연막(90)이 마련될 수 있다. 층간 절연막(90)은 절연 물질을 포함할 수 있다. 예를 들어, 층간 절연막(90)은 실리콘 산화물(예를 들어, SiO2) 또는 알루미늄 산화물(예를 들어, Al2O3)을 포함할 수 있다. 층간 절연막(90) 상에는 커패시터(300)가 마련될 수 있다. 커패시터(300)는 층간 절연막(90) 상에 마련된 하부 전극(91), 하부 전극(91) 상에 마련된 유전막(92), 및 유전막(92) 상에 마련된 상부 전극(93)을 포함할 수 있다. 하부 전극(91)과 상부 전극(93)은 다양한 종류의 도전성 물질을 포함할 수 있다. 유전막(92)은 다양한 종류의 절연 물질을 포함할 수 있다.
층간 절연막(90)의 일부 영역에 비아홀이 형성될 수 있고, 이 비아홀에 콘택(94)이 채워질 수 있다. 콘택(94)은 다양한 종류의 도전성 물질을 포함할 수 있다. 예를 들어, 비아홀이 드레인 영역(72)을 노출시키도록 형성될 수 있고, 콘택(94)은 드레인 영역(72)고 접하도록 마련될 수 있다. 커패시터(300)는 층간 절연막(90) 상에 콘택(94)과 접하도록 마련될 수 있다. 이에 따라, 커패시터(300)는 콘택(94)을 통해 드레인 영역(72)과 전기적으로 연결될 수 있다.
도 8 내지 도 16은 일 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 것이다.
도 8을 참조하면, 일 실시예에 따른 반도체 소자를 제조하는 방법은, 기판에 트렌치를 형성하는 단계(S101), 트렌치의 저면과 측벽을 덮는 게이트 절연층을 형성하는 단계(S102), 게이트 절연층 상에 트렌치를 채우는 게이트 전극을 형성하는 단계(S103), 게이트 전극 상에 캡핑층을 형성하는 단계(S104) 및 게이트 전극 양측의 기판 내에 소스 영역과 드레인 영역을 형성하는 단계(S105)를 포함할 수 있다.
또한, 게이트 전극을 형성하는 단계(S103)에서는 배리어층, 제1 도전층, 이차원 물질층 및 제2 도전층을 포함하는 게이트 전극을 형성할 수 있다. 예를 들어, 게이트 전극을 형성하는 단계(S103)는, 도 9에 도시된 바와 같이, 트렌치의 내부에서 게이트 절연층의 저면과 측벽의 하부 영역을 덮는 배리어층을 형성하는 단계(S201), 트렌치의 하부 영역을 채우며 배리어층에 의해 둘러싸이도록 마련되는 제1 도전층을 형성하는 단계(S202), 트렌치의 내부에서 제1 도전층의 상부 표면과 게이트 절연층의 측벽의 상부 영역을 동시에 덮는 이차원 물질층을 형성하는 단계(S203), 트렌치의 상부 영역을 채우며 이차원 물질층에 의해 둘러싸이도록 마련되는 제2 도전층을 형성하는 단계(S204)를 포함할 수 있다.
예를 들어, 도 10을 참조하면, 기판(10)의 일부를 패터닝하여 트렌치(T6)를 형성할 수 있다.
도 11을 참조하면, 기판(10) 상에 트렌치(T6)의 저면과 측벽을 덮는 게이트 절연층(16)을 형성할 수 있다. 게이트 절연층(16) 상에는 예비 배리어층(17A)을 형성할 수 있다. 예비 배리어층(17A) 상에는 예비 배리어층 트렌치(T6)를 채우는 예비 제1 도전층(19A)을 형성할 수 있다.
도 12를 참조하면, 예비 배리어층(17A)과 예비 제1 도전층(19A)을 패터닝하여, 트렌치(T6) 내의 게이트 절연층(16)의 측벽의 하부 영역과 접하는 하부 매립부(20)를 형성할 수 있다. 하부 매립부(20)는 게이트 절연층(16)의 저면과 측벽의 하부 영역을을 덮는 배리어층(17) 및 트렌치(T6)의 하부 영역을 채우며 배리어층(17)에 의해 둘러싸이도록 마련되는 제1 도전층(19)을 포함할 수 있다.
도 13을 참조하면, 제1 도전층(19)의 상부 표면과 게이트 절연층(16)을 덮는 예비 이차원 물질층(21A)을 형성할 수 있다. 화학적 기상 증착법(chemical vapor deposition; CVD)을 이용하여 예비 이차원 물질층(21A)을 형성할 수 있다.
CVD 방식으로 예비 이차원 물질층(21A)을 형성하는 과정에서, 수소 라디칼을 공급할 수 있다. 이 경우, 예비 이차원 물질층(21A)과 인접한 게이트 절연층(16)이 실리콘산화물(Silicon oxide)을 포함하는 경우, 게이트 절연층(16)의 상부 영역 일부의 조성이 실리콘 옥시카바이드로 변화할 수 있고, 이에 따라, 게이트 절연층(16)의 상부 영역은 실리콘산화물만을 포함하는 게이트 절연층(16)의 하부 영역에 비해 작은 유전율을 갖게 될 수 있다.
또한, CVD 방식으로 예비 이차원 물질층(21A)을 형성하는 과정에서, 산소 라디칼을 공급할 수 있다. 이 경우, 예비 이차원 물질층(21A)과 인접한 게이트 절연층(16)의 두께가 증가할 수 있다. 이에 따라, 게이트 절연층(16)의 상부 영역의 두께는 게이트 절연층(16)의 하부 영역의 두께보다 클 수 있다.
도 14를 참조하면, 예비 이차원 물질층(21A)을 패터닝하여 제1 도전층(19)의 상부 표면과 게이트 절연층(16)의 측벽의 상부 영역을 덮는 이차원 물질층(21)을 형성할 수 있다. 또한, 게이트 절연층(16) 상에 트렌치(T6)의 상부 영역을 채우는 예비 제2 도전층(23A)을 형성할 수 있다.
도 15를 참조하면, 예비 제2 도전층(23A)을 패터닝하여 트렌치(T6) 상부 영역을 부분적으로 채우고 이차원 물질층(21)에 의해 둘러싸이는 제2 도전층(23)을 형성할 수 있다. 예를 들어, 제2 도전층(23)의 상부 표면은 기판(10)의 상부 표면보다 낮을 수 있다. 이에 따라, 게이트 절연층(16)의 일부를 노출시키는 캡핑층 트렌치(T7)가 형성될 수 있다. 또한, 예비 제2 도전층(23A)을 패터닝하는 과정에서 기판(10)의 상부 표면에 마련된 게이트 절연층(16)의 일부도 함께 패터닝될 수 있다.
도 16을 참조하면, 캡핑층 트렌치(T7)를 채우는 캡핑층(52)을 형성할 수 있다.
도 8 내지 도 16을 참조하여 설명한 반도체 소자 제조 방법에 의해서 도 16의 반도체 소자(130)가 제조될 수 있다. 반도체 소자(130)는 트렌치(T6)에 게이트 구조체(130G)가 매립된 구조를 포함할 수 있다. 반도체 소자(130)는 도 4의 반도체 소자(110)와 실질적으로 동일할 수 있다.
도 17 내지 도 22는 다른 일 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 것이다.
도 8의 게이트 전극을 형성하는 단계(S103)에서는 배리어층, 이차원 물질층 및 도전층을 포함하는 게이트 전극을 형성할 수 있다. 예를 들어, 게이트 전극을 형성하는 단계(S103)는, 도 17에 도시된 바와 같이, 트렌치의 내부에서 게이트 절연층의 저면과 측벽의 하부 영역을 덮는 배리어층을 형성하는 단계(S301), 트렌치의 내부에서 게이트 절연층의 측벽의 상부 영역을 덮는 이차원 물질층을 형성하는 단계(S302), 트렌치 내부에 배리어층과 이차원 물질층에 의해 둘러싸이도록 마련되는 도전층을 형성하는 단계(S303)를 포함할 수 있다.
예를 들어, 도 18을 참조하면, 기판(10)의 일부를 패터닝하여 트렌치(T6)를 형성하고, 기판(10) 상에 트렌치(T6)의 저면과 측벽을 덮는 게이트 절연층(16)을 형성할 수 있다. 게이트 절연층(16) 상에는 게이트 절연층(16)의 저면과 측벽의 하부 영역을 덮는 배리어층(17)을 형성할 수 있다.
도 19를 참조하면, 게이트 절연층(16)의 측벽의 상부 영역을 덮는 이차원 물질층(22)을 형성할 수 있다. 이 경우, 배리어층(17)의 상부 끝단과 이차원 물질층(22)의 하부 끝단이 접촉할 수 있다. 예를 들어, 화학적 기상 증착법(chemical vapor deposition; CVD)을 이용하여 예비 이차원 물질층(22)을 형성할 수 있다.
CVD 방식으로 이차원 물질층(22)을 형성하는 과정에서, 수소 라디칼을 공급할 수 있다. 이 경우, 이차원 물질층(22)과 인접한 게이트 절연층(16)이 실리콘산화물(Silicon oxide)을 포함하는 경우, 게이트 절연층(16)의 상부 영역 일부의 조성이 실리콘 옥시카바이드로 변화할 수 있고, 이에 따라, 게이트 절연층(16)의 상부 영역은 실리콘산화물만을 포함하는 게이트 절연층(16)의 하부 영역에 비해 작은 유전율을 갖게 될 수 있다.
또한, CVD 방식으로 이차원 물질층(22)을 형성하는 과정에서, 산소 라디칼을 공급할 수 있다. 이 경우, 이차원 물질층(22)과 인접한 게이트 절연층(16)의 두께가 증가할 수 있다. 이에 따라, 게이트 절연층(16)의 상부 영역의 두께는 게이트 절연층(16)의 하부 영역의 두께보다 클 수 있다.
도 20을 참조하면, 게이트 절연층(16) 상에 트렌치(T6)를 채우는 예비 도전층(29A)을 형성할 수 있다.
도 21을 참조하면, 예비 제2 도전층(29A)을 패터닝하여 트렌치(T6)를 부분적으로 채우고 배리어층(17)과 이차원 물질층(22)에 의해 둘러싸이는 도전층(29)을 형성할 수 있다. 이 경우, 도전층(29)의 하부 영역은 배리어층(17)에 의해 둘러싸이고, 상부 영역은 이차원 물질층(22)에 의해 둘러싸일 수 있다. 또한, 도전층(29)의 상부 표면은 기판(10)의 상부 표면보다 낮을 수 있다. 이에 따라, 게이트 절연층(16)의 일부를 노출시키는 캡핑층 트렌치(T8)가 형성될 수 있다. 또한, 예비 제2 도전층(29A)을 패터닝하는 과정에서 기판(10)의 상부 표면에 마련된 게이트 절연층(16)의 일부도 함께 패터닝될 수 있다.
도 22를 참조하면, 캡핑층 트렌치(T8)를 채우는 캡핑층(52)을 형성할 수 있다.
도 8 및 도 17 내지 도 22를 참조하여 설명한 반도체 소자 제조 방법에 의해서 도 22의 반도체 소자(140)가 제조될 수 있다. 반도체 소자(140)는 트렌치(T6)에 게이트 구조체(140G)가 매립된 구조를 포함할 수 있다. 반도체 소자(140)는 도 5의 반도체 소자(120)와 실질적으로 동일할 수 있다.
도 23은 일 실시예에 따른 CMOS 인버터(600)의 회로도이다.
CMOS 인버터(600)는 CMOS 트랜지스터(610)를 포함한다. CMOS 트랜지스터(610)는 전원 단자(Vdd)와 접지 단자와의 사이에 연결된 PMOS 트랜지스터(620) 및 NMOS 트랜지스터(630)로 이루어진다. CMOS 트랜지스터(610)는 도 1 내지 도 5를 참조하여 상술한 다양한 실시예에 따른 반도체 소자들(100, 110, 120) 중 적어도 어느 하나를 포함할 수 있다.
도 24는 일 실시예에 따른 CMOS SRAM 소자(700)의 회로도이다.
CMOS SRAM 소자(700)는 한 쌍의 구동 트랜지스터(710)를 포함한다. 한 쌍의 구동 트랜지스터(710)는 각각 전원 단자(Vdd)와 접지 단자와의 사이에 연결된 PMOS 트랜지스터(720) 및 NMOS 트랜지스터(730)로 이루어진다. CMOS SRAM 소자(700)는 한 쌍의 전송 트랜지스터(740)를 더 포함할 수 있다. 구동 트랜지스터(710)를 구성하는 PMOS 트랜지스터(720) 및 NMOS 트랜지스터(730)의 공통 노드에 전송 트랜지스터(740)의 소스가 교차 연결된다. PMOS 트랜지스터(720)의 소스에는 전원 단자(Vdd)가 연결되어 있으며, NMOS 트랜지스터(730)의 소스에는 접지 단자가 연결된다. 한 쌍의 전송 트랜지스터(740)의 게이트에는 워드 라인(WL)이 연결되고, 한 쌍의 전송 트랜지스터(740) 각각의 드레인에는 비트 라인(BL) 및 반전된 비트 라인이 각각 연결될 수 있다.
CMOS SRAM 소자(700)의 구동 트랜지스터(710) 및 전송 트랜지스터(740) 중 적어도 하나는 도 1 내지 도 5를 참조하여 상술한 다양한 실시예에 따른 반도체 소자들(100, 110, 120) 중 적어도 어느 하나를 포함할 수 있다.
도 25는 일 실시예에 따른 CMOS NAND 회로(800)의 회로도이다.
CMOS NAND 회로(800)는 서로 다른 입력 신호가 전달되는 한 쌍의 CMOS 트랜지스터를 포함한다. CMOS NAND 회로(800)는 도 1 내지 도 5를 참조하여 상술한 다양한 실시예에 따른 반도체 소자들(100, 110, 120) 중 적어도 어느 하나를 포함할 수 있다.
도 26은 일 실시예에 따른 전자 시스템(900)을 도시한 블록 다이어그램이다.
전자 시스템(900)은 메모리(910) 및 메모리 콘트롤러(920)를 포함한다. 메모리 콘트롤러(920)는 호스트(930)의 요청에 응답하여 메모리(910)로부터의 데이타 독출 및/또는 상기 메모리(910)로의 데이타 기입을 위하여 메모리(910)를 제어할 수 있다. 메모리(910) 및 메모리 콘트롤러(920) 중 적어도 하나는 도 1 내지 도 5를 참조하여 상술한 다양한 실시예에 따른 반도체 소자들(100, 110, 120) 중 적어도 어느 하나를 포함할 수 있다.
도 27은 일 실시예에 따른 전자 시스템(1000)의 블록 다이어그램이다.
전자 시스템(1000)은 무선 통신 장치, 또는 무선 환경 하에서 정보를 전송 및/또는 수신할 수 있는 장치를 구성할 수 있다. 전자 시스템(1000)은 콘트롤러(1010), 입출력 장치 (I/O)(1020), 메모리(1030), 및 무선 인터페이스(1040)를 포함하며, 이들은 각각 버스(1050)를 통해 상호 연결되어 있다.
콘트롤러(1010)는 마이크로프로세서 (microprocessor), 디지탈 신호 프로세서, 또는 이들과 유사한 처리 장치 중 적어도 하나를 포함할 수 있다. 입출력 장치(1020)는 콘트롤러(1010)에 대한 사용자 명령을 입력할 수 있는 장치로서, 키패드 (keypad), 키보드 (keyboard), 또는 디스플레이 (display) 중 적어도 하나를 포함할 수 있다. 메모리(1030)는 콘트롤러(1010)에 의해 실행된 명령을 저장하는 데 사용될 수 있다. 예를 들면, 메모리(1030)는 유저 데이타 (user data)를 저장하는 데 사용될 수 있다. 전자 시스템(1000)은 무선 커뮤니케이션 네트워크를 통해 데이타를 전송/수신하기 위하여 상기 무선 인터페이스(1040)를 이용할 수 있다. 무선 인터페이스(1040)는 안테나 및/또는 무선 트랜시버 (wireless transceiver)를 포함할 수 있다. 일부 실시예에서, 상기 전자 시스템(1000)은 제3 세대 통신 시스템, 예를 들면, CDMA(code division multiple access), GSM (global system for mobile communications), NADC (north American digital cellular), E-TDMA (extended-time division multiple access), 및/또는 WCDMA (wide band code division multiple access)와 같은 제3 세대 통신 시스템의 통신 인터페이스 프로토콜에 사용될 수 있다. 전자 시스템(1000)은 도 1 내지 도 5를 참조하여 상술한 다양한 실시예에 따른 반도체 소자들(100, 110, 120) 중 적어도 어느 하나를 포함할 수 있다. 예를 들어, 메모리(1030)는 도 1 내지 도 5를 참조하여 상술한 다양한 실시예에 따른 반도체 소자들(100, 110, 120) 중 적어도 어느 하나를 포함할 수 있다.
상기한 다양한 실시예들은 예시적인 것에 불과한 것으로, 당해 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 것을 이해할 수 있다. 따라서, 예시적인 다양한 실시예에 따른 진정한 기술적 보호범위는 하기의 특허청구범위에 기재된 발명의 기술적 사상에 의해 정해져야만 할 것이다.
10, 11: 기판
16, 60, 61: 게이트 절연층
17, 31, 37: 배리어층
19, 23, 29, 32, 34, 36, 38: 도전층
21, 22, 33, 35, 39: 이차원 물질층
20, 41: 하부 매립부
24, 42, 43: 상부 매립부
25, 30, 40, 44, 45: 게이트 전극
50, 51, 52: 캡핑층
71, 73: 소스 영역
72, 74: 드레인 영역
100, 110, 120, 130, 140: 반도체 소자
200: 반도체 소자 어레이
300: 커패시터
100G, 110G, 120G, 130G, 140G, 201G, 202G: 게이트 구조체
T1, T2, T3, T4, T5, T6, T7, T8: 트렌치

Claims (23)

  1. 트렌치를 포함하는 기판;
    상기 기판에 상기 트렌치에 의해 서로 이격되어 형성된 소스 영역과 드레인 영역;
    상기 트렌치의 저면과 측벽을 덮는 게이트 절연층;
    상기 트렌치의 내부에 상기 게이트 절연층에 의해 둘러싸이도록 마련되며 상기 트렌치의 하부 영역을 채우는 하부 매립부와 상기 하부 매립부 상에 상기 게이트 절연층에 의해 둘러싸이도록 마련되며 상기 트렌치의 상부 영역을 채우는 상부 매립부를 포함하는 게이트 전극; 및
    상기 게이트 전극 상에 마련되는 캡핑층; 을 포함하며,
    상기 하부 매립부는, 상기 트렌치의 내부에서 상기 게이트 절연층의 저면과 측벽의 하부 영역을 덮는 배리어층과 상기 트렌치의 하부 영역을 채우며 상기 배리어층에 의해 둘러싸이도록 마련되는 제1 도전층을 포함하며 상기 소스 영역 및 상기 드레인 영역과 오버랩되지 않도록 마련되고,
    상기 상부 매립부는, 상기 트렌치의 내부에서 상기 제1 도전층의 상부 표면과 상기 게이트 절연층의 측벽의 상부 영역을 덮는 이차원 물질층 및 상기 트렌치의 상부 영역을 채우며 상기 이차원 물질층에 의해 둘러싸이도록 마련되는 제2 도전층을 포함하며 상기 소스 영역 및 상기 드레인 영역과 오버랩되도록 마련되는, 반도체 소자.
  2. 제1 항에 있어서,
    상기 제2 도전층의 일함수는 상기 제1 도전층의 일함수보다 작은, 반도체 소자.
  3. 제1 항에 있어서,
    상기 제2 도전층의 일함수는 2eV 내지 5eV인, 반도체 소자.
  4. 제1 항에 있어서,
    상기 제2 도전층은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 금(Au), 니켈(Ni) 및 백금(Pt) 중 적어도 어느 하나를 포함하는, 반도체 소자.
  5. 제1 항에 있어서,
    상기 이차원 물질층은
    그래핀, 흑린(black phosphorus), 비정질 질화 붕소(amorphous Boron Nitride), 이차원 육방정계 질화붕소(h-BN), 포스포린(phosphorene), 또는 전이금속 디칼코게나이드(transition metal dichalcogenide) 중 적어도 어느 하나를 포함하는, 반도체 소자.
  6. 제5 항에 있어서,
    상기 전이금속 디칼코게나이드는 몰리브덴(Mo), 텅스텐(W), 나이오븀(Nb), 바나듐(V), 탄탈럼(Ta), 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 테크네튬(Tc), 레늄(Re), 구리(Cu), 갈륨(Ga), 인듐(In), 주석(Sn), 게르마늄(Ge) 및 납(Pb)으로 이루어진 그룹에서 선택된 하나의 금속 원소와 황(S), 셀레늄(Se) 및 텔루륨(Te)으로 이루어진 그룹에서 선택된 하나의 칼코겐 원소를 포함하는, 반도체 소자.
  7. 제1 항에 있어서,
    상기 배리어층을 둘러싸는 상기 게이트 절연층의 하부 영역의 제1 두께는 상기 이차원 물질층을 둘러싸는 상기 게이트 절연층의 상부 영역의 제2 두께보다 얇은, 반도체 소자.
  8. 제1 항에 있어서,
    상기 배리어층을 둘러싸는 상기 게이트 절연층의 하부 영역의 제1 유전율은 상기 이차원 물질층을 둘러싸는 상기 게이트 절연층의 상부 영역의 제2 유전율보다 큰, 반도체 소자.
  9. 제1 항에 있어서,
    상기 제1 도전층이 포함하는 물질과 상기 제2 도전층이 포함하는 물질은 서로 다른, 반도체 소자.
  10. 제1 항에 있어서,
    상기 제1 도전층은 텅스텐(W)을 포함하는, 반도체 소자.
  11. 제1 항에 있어서,
    상기 배리어층은 티타늄질화물을 포함하는, 반도체 소자.
  12. 트렌치를 포함하는 기판;
    상기 기판에 상기 트렌치에 의해 서로 이격되어 형성된 소스 영역과 드레인 영역;
    상기 트렌치의 저면과 측벽을 덮는 게이트 절연층;
    상기 트렌치의 내부에 상기 게이트 절연층에 의해 둘러싸이도록 마련되며, 상기 트렌치의 내부에서 상기 게이트 절연층의 저면과 측벽의 하부 영역을 덮는 배리어층, 상기 트렌치의 내부에서 상기 게이트 절연층의 측벽의 상부 영역을 덮는 이차원 물질층, 및 상기 트렌치를 채우며 상기 배리어층과 상기 이차원 물질층에 의해 둘러싸이도록 마련되는 도전층을 포함하는 게이트 전극; 및
    상기 게이트 전극 상에 마련되는 캡핑층; 을 포함하며,
    상기 배리어층은 상기 소스 영역 및 상기 드레인 영역과 오버랩되지 않도록 마련되고, 상기 이차원 물질층은 상기 소스 영역 및 상기 드레인 영역과 오버랩되도록 마련되는, 반도체 소자.
  13. 제12 항에 있어서,
    상기 도전층은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 금(Au), 니켈(Ni) 및 백금(Pt) 중 적어도 어느 하나를 포함하는, 반도체 소자.
  14. 제12 항에 있어서,
    상기 이차원 물질층은
    그래핀, 흑린(black phosphorus), 비정질 질화 붕소(amorphous Boron Nitride), 이차원 육방정계 질화붕소(h-BN), 포스포린(phosphorene), 또는 전이금속 디칼코게나이드(transition metal dichalcogenide) 중 적어도 어느 하나를 포함하는, 반도체 소자.
  15. 제14 항에 있어서,
    상기 전이금속 디칼코게나이드는 몰리브덴(Mo), 텅스텐(W), 나이오븀(Nb), 바나듐(V), 탄탈럼(Ta), 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 테크네튬(Tc), 레늄(Re), 구리(Cu), 갈륨(Ga), 인듐(In), 주석(Sn), 게르마늄(Ge) 및 납(Pb)으로 이루어진 그룹에서 선택된 하나의 금속 원소와 황(S), 셀레늄(Se) 및 텔루륨(Te)으로 이루어진 그룹에서 선택된 하나의 칼코겐 원소를 포함하는, 반도체 소자.
  16. 기판에 트렌치를 형성하는 단계;
    상기 트렌치의 저면과 측벽을 덮는 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 상에 상기 트렌치를 채우는 게이트 전극을 형성하는 단계;
    상기 게이트 전극 상에 캡핑층을 형성하는 단계; 및
    상기 게이트 전극 양측의 기판 내에 소스 영역과 드레인 영역을 형성하는 단계; 를 포함하고,
    상기 게이트 전극을 형성하는 단계는,
    상기 트렌치의 내부에서 상기 게이트 절연층의 저면과 측벽의 하부 영역을 덮는 배리어층을 형성하는 단계, 상기 트렌치의 내부에서 상기 게이트 절연층의 측벽의 상부 영역을 덮는 이차원 물질층을 형성하는 단계, 및 상기 트렌치 내부에 상기 배리어층과 이차원 물질층에 의해 둘러싸이도록 마련되는 도전층을 형성하는 단계를 포함하며,
    상기 이차원 물질층에 의해 둘러싸이는 상기 도전층의 상부 영역의 일함수는 상기 배리어층에 의해 둘러싸이는 상기 도전층의 하부 영역의 일함수보다 작게 형성되는, 반도체 소자 제조 방법.
  17. 제16 항에 있어서,
    상기 이차원 물질층을 형성하는 단계에서는, 화학적 기상 증착법(chemical vapor deposition; CVD)을 이용하여 상기 이차원 물질층을 형성하는, 반도체 소자 제조 방법.
  18. 제17 항에 있어서,
    상기 이차원 물질층을 형성하는 단계에서는, 수소 라디칼을 공급하여 상기 이차원 물질층을 형성하는, 반도체 소자 제조 방법.
  19. 제17 항에 있어서,
    상기 이차원 물질층을 형성하는 단계에서는, 산소 라디칼을 공급하여 상기 이차원 물질층을 형성하는, 반도체 소자 제조 방법.
  20. 제17 항에 있어서,
    상기 트렌치 내부에 상기 배리어층과 이차원 물질층에 의해 둘러싸이도록 마련되는 도전층을 형성하는 단계는,
    상기 배리어층을 형성하는 단계 이후 및 상기 이차원 물질층을 형성하는 단계 이전에, 상기 트렌치의 하부 영역을 채우며 상기 배리어층에 의해 둘러싸이도록 마련되는 제1 도전층을 형성하는 단계; 및
    상기 이차원 물질층을 형성하는 단계 이후에, 상기 트렌치의 상부 영역을 채우며 상기 이차원 물질층에 의해 둘러싸이도록 마련되는 제2 도전층을 형성하는 단계; 를 포함하고,
    상기 이차원 물질층을 형성하는 단계에서는, 상기 이차원 물질층이 상기 트렌치의 내부에서 상기 제1 도전층의 상부 표면과 상기 게이트 절연층의 측벽의 상부 영역을 동시에 덮도록 상기 이차원 물질층을 형성하는, 반도체 소자 제조 방법.
  21. 제20 항에 있어서,
    상기 제2 도전층은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 금(Au), 니켈(Ni) 및 백금(Pt) 중 적어도 어느 하나를 포함하는, 반도체 제조 방법.
  22. 제16 항에 있어서,
    상기 이차원 물질층은
    그래핀, 흑린(black phosphorus), 비정질 질화 붕소(amorphous Boron Nitride), 이차원 육방정계 질화붕소(h-BN), 포스포린(phosphorene), 또는 전이금속 디칼코게나이드(transition metal dichalcogenide) 중 적어도 어느 하나를 포함하는, 반도체 소자 제조 방법.
  23. 콘트롤러;
    상기 콘트롤러에 의해 실행된 명령을 저장하며, 제1 항 내지 제15항 중 어느 하나의 반도체 소자를 포함하는 메모리; 및
    상기 콘트롤러에 대한 사용자 명령을 입력할 수 있는 입출력 장치; 를 포함하는, 전자 시스템.
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