KR20150089911A - 반도체 장치 및 이의 제조 방법 - Google Patents

반도체 장치 및 이의 제조 방법 Download PDF

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Abstract

컨택과 게이트 구조물 사이의 기생 커패시턴스 및 누설 전류를 경감시킴으로써 동작 성능 및 신뢰성이 향상된 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 기판 상에 서로 이격되고, 리세스를 정의하는 한쌍의 스페이서, 상기 기판 상에, 상기 리세스 내의 하부 도전성 패턴, 상기 리세스 내에, 상기 하부 도전성 패턴 상의 상부 도전성 패턴, 및 상기 상부 도전성 패턴 상의 캡핑 패턴을 포함하고, 상기 상부 도전성 패턴은 상기 상부 도전성 패턴의 측벽에 인접하는 상기 하부 도전성 패턴의 상면의 일부를 노출시키고, 상기 한 쌍의 스페이서 중의 하나의 내측벽과, 상기 하부 도전성 패턴의 상면의 일부와, 상기 상부 도전성 패턴의 측벽은 공간(space)을 정의하고, 상기 상부 도전성 패턴은 상기 하부 도전성 패턴에 대한 식각 선택비를 가지고, 상기 캡핑 패턴이 상기 공간의 상부를 덮음으로써, 캐비티(cavity)는 상기 캡핑 패턴의 하부에 배치된다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
최근 정보 매체의 급속한 보급에 따라 반도체 장치의 기능도 비약적으로 발전하고 있다. 최근의 반도체 제품들의 경우, 경쟁력 확보를 위해 낮은 비용, 고품질을 위해 제품의 고집적화가 요구된다. 고집적화를 위해, 반도체 장치는 스케일링 다운이 진행되고 있다.
반도체 장치의 동작 속도를 빠르게 하고 집적도를 높이기 위한 연구가 진행되고 있다. 반도체 장치는 모스 트랜지스터(MOS transistor)와 같은 개별 소자들(discrete devices)을 구비하는데, 반도체 장치의 집적화에 따라 모스 트랜지스터의 게이트는 점점 축소되고 있으며, 게이트의 하부 채널 영역 또한 점점 좁아지고 있다.
트랜지스터의 게이트간의 간격이 줄어들게 됨으로써, 트랜지스터의 게이트와 트랜지스터의 소오스/드레인 상에 형성되는 컨택 사이의 간격이 급격하게 감소되고 있다. 트랜지스터의 게이트와 컨택이 좁은 사이에 배치되는 경우, 게이트와 컨택 사이에서 기생 커패시턴스가 높아질 수 있다.
본 발명이 해결하려는 과제는, 컨택과 게이트 구조물 사이의 기생 커패시턴스 및 누설 전류를 경감시킴으로써 동작 성능 및 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 컨택과 게이트 구조물 사이의 기생 커패시턴스 및 누설 전류를 경감시킴으로써 동작 성능 및 신뢰성이 향상된 반도체 장치를 제조하는 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 기판 상에 서로 이격되고, 리세스를 정의하는 한쌍의 스페이서, 상기 기판 상에, 상기 리세스 내의 하부 도전성 패턴, 상기 리세스 내에, 상기 하부 도전성 패턴 상의 상부 도전성 패턴, 및 상기 상부 도전성 패턴 상의 캡핑 패턴을 포함하고, 상기 상부 도전성 패턴은 상기 상부 도전성 패턴의 측벽에 인접하는 상기 하부 도전성 패턴의 상면의 일부를 노출시키고, 상기 한 쌍의 스페이서 중의 하나의 내측벽과, 상기 하부 도전성 패턴의 상면의 일부와, 상기 상부 도전성 패턴의 측벽은 공간(space)을 정의하고, 상기 상부 도전성 패턴은 상기 하부 도전성 패턴에 대한 식각 선택비를 가지고, 상기 캡핑 패턴이 상기 공간의 상부를 덮음으로써, 캐비티(cavity)는 상기 캡핑 패턴의 하부에 배치된다.
본 발명의 몇몇 실시예에서, 상기 기판의 상면을 기준으로, 상기 상부 도전성 패턴의 최상면은 상기 한쌍의 스페이서의 최상면보다 낮다.
본 발명의 몇몇 실시예에서, 상기 캡핑 패턴은 상기 리세스 내에 있다.
본 발명의 몇몇 실시예에서, 상기 캐비티는 에어갭(air-gap)을 포함한다.
본 발명의 몇몇 실시예에서, 상기 캐비티 내에 절연 패턴을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 절연 패턴은 SiCN, SiBCN 또는 SiOCN을 포함한다.
본 발명의 몇몇 실시예에서, 상기 하부 도전성 패턴 및 상기 상부 도전성 패턴은 게이트 전극을 포함하고, 상기 기판과 상기 게이트 전극 사이에 게이트 절연막을 더 포함하고, 상기 게이트 절연막은 상기 한쌍의 스페이서 중 하나의 내측벽과 상기 게이트 전극의 측벽 사이에 연장된다.
본 발명의 몇몇 실시예에서, 상기 하부 도전성 패턴의 최상면과 상기 게이트 절연막의 최상면은 동일 레벨에 있다.
본 발명의 몇몇 실시예에서, 상기 기판과 상기 하부 도전성 패턴 사이에 일함수 조절 패턴을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 일함수 조절 패턴의 상면은 리세스를 포함한다.
본 발명의 몇몇 실시예에서, 상기 하부 도전성 패턴은 상기 일함수 조절 패턴의 전체 상면을 덮는다.
본 발명의 몇몇 실시예에서, 상기 일함수 조절 패턴은 상기 상부 도전성 패턴의 측벽의 일부와 바닥면 상에 컨포말하게 연장된다.
본 발명의 몇몇 실시예에서, 상기 하부 도전성 패턴은 상기 상부 도전성 패턴의 측벽을 일부 감싼다.
본 발명의 몇몇 실시예에서, 상기 한쌍의 스페이서 중 하나에 인접하고 상기 리세스의 외부에 있는 상기 기판 상의 도전성 영역과, 상기 캡핑 패턴과, 상기 한쌍의 스페이서와, 상기 도전성 영역 상의 절연막과, 상기 절연막을 관통하고, 상기 한쌍의 스페이서 중 하나 및 상기 도전성 영역과 접촉하는 도전성 패턴을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 절연막은 상기 한쌍의 스페이서에 대한 식각 선택비를 갖는다.
본 발명의 몇몇 실시예에서, 상기 도전성 패턴은 상기 캡핑 패턴의 상면과 접촉하고, 상기 절연막은 상기 캡핑 패턴에 대한 식각 선택비를 갖는다.
본 발명의 몇몇 실시예에서, 상기 한쌍의 스페이서는 제1 한쌍의 스페이서를 포함하고, 상기 리세스는 제1 리세스를 포함하고, 상기 하부 및 상부 도전성 패턴은 제1 게이트 전극을 포함하고, 상기 캡핑 패턴은 제1 캡핑 패턴을 포함하고, 상기 제1 한쌍의 스페이서와, 상기 제1 게이트 전극과, 상기 제1 캡핑 패턴은 상기 기판의 제1 영역에 제1 게이트 구조체를 포함하고, 상기 기판의 제2 영역에 있고, 캐비티가 없는 제2 게이트 구조체를 더 포함하되, 상기 제2 게이트 구조체는 상기 기판 상에 서로 이격되고, 제2 리세스를 정의하는 제2 한쌍의 스페이서와, 상기 기판 상에 상기 제2 리세스 내에 위치하고 상기 제1 게이트 전극의 상기 하부 게이트 패턴에 포함된 물질을 포함하는 제2 게이트 전극과, 상기 제2 게이트 전극 상의 제2 캡핑 패턴을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제2 게이트 전극의 상면은 평평하고, 상기 제2 캡핑 패턴은 상기 제2 게이트 전극의 상면과 접촉한다.
본 발명의 몇몇 실시예에서, 상기 하부 도전성 패턴에 포함된 상기 물질은 제1 물질을 포함하고, 상기 제1 게이트 전극의 상기 상부 도전성 패턴은 제2 물질을 포함하고, 상기 제2 물질은 상기 제2 게이트 전극 패턴에 비포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 기판 상에 서로 이격되고, 리세스를 정의하는 한쌍의 스페이서, 상기 기판 상에, 상기 리세스 내에 있고, 상부와 하부를 포함하고 도전성 패턴, 및 상기 도전성 패턴 상에, 상기 리세스 내의 캡핑 패턴을 포함하고, 상기 상부의 폭은 상기 하부의 폭보다 좁아, 상기 도전성 패턴의 상기 상부의 측벽과, 상기 한쌍의 스페이서 중 하나의 내측벽에 의해 공간(space)가 정의되고, 상기 캡핑 패턴은 상기 공간의 상부를 덮음으로써, 캐비티(cavity)가 상기 캡핑 패턴 하부에 배치된다.
본 발명의 몇몇 실시예에서, 상기 도전성 패턴의 상부는 상기 도전성 패턴의 하부에 대한 식각 선택비를 갖는다.
본 발명의 몇몇 실시예에서, 상기 기판의 상면을 기준으로, 상기 도전성 패턴의 최상면은 상기 한쌍의 스페이서의 최상면보다 낮다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 기판 상에, 상부 도전성 패턴과 하부 도전성 패턴을 포함하는 도전성 패턴으로, 상기 하부 도전성 패턴은 상기 상부 도전성 패턴에 대한 식각 선택비를 갖고, 상기 상부 도전성 패턴과 상기 기판 사이에서 연장되는 도전성 패턴, 상기 도전성 패턴의 측벽에 인접하는 상기 기판 상의 스페이서, 및 상기 상부 도전성 패턴의 측벽과 상기 스페이서의 내측벽 사이의 캐비티; 및 상기 도전성 패턴 상의 캡핑 패턴을 포함한다.
본 발명의 몇몇 실시예에서, 상기 캡핑 패턴은 상기 스페이서의 내측벽에 접촉한다.
본 발명의 몇몇 실시예에서, 상기 기판의 상면을 기준으로, 상기 상부 도전성 패턴의 최상면은 상기 하부 도전성 패턴의 최상면보다 높다.
본 발명의 몇몇 실시예에서, 상기 상부 도전성 패턴은 상기 스페이서의 내측벽에 인접하는 상기 하부 도전성 패턴의 최상면의 일부를 노출시킨다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 기판 상에 서로 이격되고, 리세스를 정의하는 한쌍의 스페이서, 상기 기판 상에, 상기 리세스 내의 도전성 패턴으로, 상기 도전성 패턴의 최상면은 상기 기판의 상면을 기준으로 상기 한쌍의 스페이서의 최상면보다 낮은 도전성 패턴, 상기 도전성 패턴 및 상기 한쌍의 스페이서 중 하나의 내측벽 사이에 있고, 오직 상기 도전성 패턴의 상부를 덮는 캐비티, 상기 도전성 패턴 상에, 상기 리세스 내의 캡핑 패턴, 상기 캡핑 패턴 및 상기 한쌍의 스페이서 상에 있고, 상기 한쌍의 스페이서에 대한 식각 선택비를 갖는 절연막, 및 상기 절연막을 관통하고, 상기 한쌍의 스페이서 중 하나의 외측벽과 접촉하는 도전성 패턴을 포함한다.
본 발명의 몇몇 실시예에서, 상기 한쌍의 스페이서 중 하나의 내측벽과 상기 도전성 패턴의 상부 사이의 수평 거리는, 상기 한쌍의 스페이서 중 하나의 내측벽과 상기 도전성 패턴의 하부 사이의 수평거리보다 크다.
본 발명의 몇몇 실시예에서, 상기 도전성 패턴의 상부는 상기 도전성 패턴의 하부에 대한 식각 선택비를 갖는다.
본 발명의 몇몇 실시예에서, 상기 한쌍의 스페이서 중 하나에 인접하고, 상기 리세스 외부의 상기 기판 상에, 상기 도전성 패턴과 접촉하는 도전성 영역을 더 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 제1 방향으로 연장되는 핀을 포함하는 기판, 상기 핀 상에서 교차하고, 상기 제1 방향과 다른 제2 방향으로 연장되는 게이트 전극, 상기 게이트 전극 상에, 상기 제2 방향으로 연장되는 캡핑 패턴, 및 상기 게이트 전극과 상기 캡핑 패턴 사이에, 상기 제2 방향으로 연장되는 캐비티(cavity)를 포함한다.
본 발명의 몇몇 실시예에서, 상기 게이트 전극의 상면은 평평하고, 상기 캐비티는 상기 제2 방향으로 균일한 높이를 갖는다.
본 발명의 몇몇 실시예에서, 상기 게이트 전극의 상면은 상기 핀의 최상면보다 높아, 상기 게이트 전극이 상기 핀을 매립한다.
본 발명의 몇몇 실시예에서, 상기 게이트 전극은 하부 게이트 전극을 포함하고, 상기 캐비티의 각각의 측면에 인접하는 스페이서와 상부 게이트 전극을 더 포함하고, 상기 스페이서 및 상기 상부 게이트 전극은 상기 제2 방향으로 연장된다.
본 발명의 몇몇 실시예에서, 상기 상부 게이트 전극은 상기 하부 게이트 전극에 대해 식각 선택비를 갖는다.
본 발명의 몇몇 실시예에서, 상기 스페이서의 내측벽과 상기 하부 게이트 전극의 측벽 사이에 게이트 절연막을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 캐비티는 에어갭을 포함한다.
본 발명의 몇몇 실시예에서, 상기 캐비티 내에 절연 패턴을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 절연 패턴은 SiCN, SiBCN 또는 SiOCN을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 2 및 도 3은 각각 도 1의 A - A 및 B - B를 따라서 절단한 단면도이다.
도 4 및 도 5는 도 2의 P부분을 확대하여 도시한 도면이다.
도 6 내지 도 9는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 10 내지 도 13은 제1 영역 및 제2 영역을 포함하는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 14는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 15는 도 14의 B - B를 따라 절단한 단면도이다.
도 16은 도 14의 C - C를 따라 절단한 단면도이다.
도 17은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 18은 도 17의 B - B를 따라 절단한 단면도이다.
도 19는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 20은 도 19의 B - B를 따라 절단한 단면도이다.
도 21은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 22 및 도 23은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
도 24 내지 도 30은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 2 및 도 3은 각각 도 1의 A - A 및 B - B를 따라서 절단한 단면도이다.
도 1 내지 도 3을 참고하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)은 기판(100) 상의 제1 게이트 구조체를 포함한다. 제1 게이트 구조체는 제1 게이트 절연막(110), 제1 일함수 조절막(120), 제1 하부 게이트 전극(130), 제1 상부 게이트 전극(140) 및 제1 캡핑 패턴(170) 등을 포함한다. 제1 게이트 스페이서(150)에 의해 정의되는 제1 트렌치(155) 내에서, 제1 게이트 절연막(110), 제1 일함수 조절막(120), 제1 하부 게이트 전극(130), 제1 상부 게이트 전극(140) 및 제1 캡핑 패턴(170)는 상기 기판(100)에 순차적으로 적층된다. 제1 게이트 구조체는 제1 에어갭(air-gap) 스페이서(160)을 포함한다. 제1 게이트 구조체는 제2 방향(Y)으로 연장될 수 있다.
반도체 장치(1)는 제1 게이트 구조체의 측벽 상에 제1 층간 절연막(182)와, 제1 게이트 구조체 및 제1 층간 절연막(182) 상의 제2 층간 절연막(184)를 포함할 수 있다. 반도체 장치(1)는 제1 게이트 구조체에 인접하는 제1 컨택(180)을 포함할 수 있다. 제1 컨택(180)은 제1 층간 절연막(182) 및 제2 층간 절연막(184)를 관통하여 형성될 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 게르마늄, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 게이트 스페이서(150)는 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 산화물 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 본 발명의 몇몇 실시예에서, 제1 컨택(180)은 자기 정렬 컨택(Self Aligned Contact) 공정에 의해 형성될 수 있고, 제1 게이트 스페이서(150)는 제1 및 제2 층간 절연막(182, 184)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다.
제1 트렌치(155)는 서로 간에 이격되는 한 쌍의 제1 게이트 스페이서(150)에 의해 정의된다. 좀 더 구체적으로, 한 쌍의 제1 게이트 스페이서(150)은 제1 트렌치(155)의 측벽을 정의할 수 있고, 기판(100)은 제1 트렌치(155)의 바닥면을 정의할 수 있다.
제1 층간 절연막(182)은 제1 게이트 스페이서(150)의 외측벽 상에 형성될 수 있다. 제1 층간 절연막(182)은 예를 들어, 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PRTEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma), PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) 또는 이들의 조합으로 이뤄질 수 있으나, 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 제1 층간 절연막(182)은 제1 게이트 스페이서(150)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다.
제1 게이트 절연막(110)은 제1 트렌치(155)의 측면의 노출된 부분 및 제1 트렌치(155)의 바닥면 상에 형성될 수 있다. 제1 게이트 절연막(110)은 고유전율 유전막을 포함할 수 있다. 고유전율 유전막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되지 않는다.
제1 일함수 조절막(120)은 제1 게이트 절연막(110) 상에, 제1 트렌치(155) 내에 형성될 수 있다. 제1 일함수 조절막(120)은 제1 트렌치(155)의 바닥면과, 제1 트렌치(155)의 측면의 일부 상에 형성될 수 있다. 제1 일함수 조절막(120)의 상면은 리세스를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 반도체 장치(1)의 제1 게이트 구조체가 PMOS을 포함하는 경우, 제1 일함수 조절막(120)은 p형 일함수 조절막일 수 있다. p형 일함수 조절막은 예를 들어, TiN, WN, TaN, Ru 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에서, 반도체 장치(1)의 제1 게이트 구조체가 NMOS를 포함하는 경우, 제1 일함수 조절막(120)은 n형 일함수 조절막일 수 있다. n형 일함수 조절막은 예를 들어, Ti, Ag, Al, TiAl, TiAlN, TiAlC, TaC, TaCN, TaSiN, Mn, Zr 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 하부 게이트 전극(130)은 제1 일함수 조절막(120) 상에, 제1 트렌치(155) 내에 형성될 수 있다. 제1 일함수 조절막(120)은 제1 하부 게이트 전극(130)과 기판(100) 사이에 배치될 수 있다. 제1 하부 게이트 전극(130)은 제1 일함수 조절막(120)의 전체 상면을 덮을 수 있다. 제1 일함수 조절막(120)은 제1 하부 게이트 전극(130)에 의해 노출되지 않을 수 있다.
제1 하부 게이트 전극(130)은 제1 일함수 조절막(120)과 제1 상부 게이트 전극(140) 사이의 접착력을 증가시킬 수 있는 물질을 포함할 수 있다. 제1 하부 게이트 전극(130)은 예를 들어, TiN를 포함할 수 있다.
제1 상부 게이트 전극(140)은 제1 하부 게이트 전극(130) 상에 형성될 수 있다. 본 발명의 몇몇 실시예에서, 제1 상부 게이트 전극(140)의 하부면은 제1 하부 게이트 전극(130)과 직접 접촉할 수 있다. 제1 상부 게이트 전극(140)은 제1 트렌치(155)의 일부 상에, 제1 방향(X)으로 연장될 수 있어, 제1 상부 게이트 전극(140)의 측벽 및 제1 게이트 스페이서(150)의 내측벽은 공간(space)를 정의할 수 있다. 제1 상부 게이트 전극(140)은 제1 상부 게이트 전극(140)의 측벽에 인접하는 제1 하부 게이트 전극(130)의 상면의 일부를 노출할 수 있다. 제1 하부 게이트 전극의 제1 폭은 제1 하부 게이트 전극(130)과 제1 상부 게이트 전극(140) 사이의 경계면에 인접하는 제1 상부 게이트 전극(140)의 제2 폭보다 클 수 있다. 제1 폭 및 제2 폭은 제1 방향(X)으로의 폭이다.
도 1 내지 도 3에서 도시되는 것과 같이, 제1 상부 게이트 전극(140)의 측벽은 약한 곡면일 수 있지만, 이에 제한되는 것은 아니다. 즉, 제1 상부 게이트 전극(140)의 측벽은 다양한 모양을 가질 수 있다. 본 발명의 몇몇 실시예에서, 제1 상부 게이트 전극(140)의 측벽은 직선일 수 있다. 제1 상부 게이트 전극(140)은 제1 하부 게이트 전극(130)에 대한 식각 선택비를 갖는 물질을 포함할 수 있고, 예를 들어, 텅스텐(W)을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 상부 게이트 전극(140)은 제1 상부 게이트 전극의 하부(142)와, 제1 상부 게이트 전극의 상부(144)를 포함할 수 있다. 제1 상부 게이트 전극의 하부(142)는 제1 하부 게이트 전극(130) 내에 배치될 수 있어, 제1 하부 게이트 전극(130)은 제1 상부 게이트 전극의 하부(142)의 측벽을 감쌀 수 있다. 즉, 제1 하부 게이트 전극(130)의 일부는 제1 상부 게이트 전극(140)의 측벽과 제1 게이트 스페이서(150)의 내측벽 사이에 배치될 수 있고, 제1 상부 게이트 전극의 하부(142)와 제3 방향(Z)으로 오버랩될 수 있다.
제1 상부 게이트 전극의 상부(144)는 제1 상부 게이트 전극의 하부(142) 상에 배치될 수 있고, 제1 하부 게이트 전극(130)은 제1 상부 게이트 전극의 상부(144)의 측벽을 노출시킬 수 있다.
제1 상부 게이트 전극(140)의 최상면은 기판(100)의 상면을 기준으로, 제1 게이트 스페이서(150)의 최상면보다 낮을 수 있다. 즉, 제1 상부 게이트 전극(140)의 최상면은 제1 게이트 스페이서(150)의 최상면으로부터 리세스되어 있을 수 있다.
제1 에어갭 스페이서(160)는 제1 게이트 스페이서(150)의 내측벽과 제1 상부 게이트 전극(140)의 측벽 사이에 배치될 수 있다. 본 발명의 몇몇 실시예에서, 제1 에어갭 스페이서(160)는 제1 상부 게이트 전극의 상부(144)의 측벽과 단지 중첩되고, 제1 상부 게이트 전극의 하부(142)의 측벽과 오버랩되지 않을 수 있다. 그러므로, 제3 방향(Z)으로 제1 에어갭 스페이서(160)의 두께는 제3 방향(Z)으로 제1 상부 게이트 전극(140)의 두께보다 작을 수 있다.
본 발명의 몇몇 실시예에서, 제1 에어갭 스페이서(160)는 제1 게이트 스페이서(150)의 내측벽 및 제1 상부 게이트 전극(140)의 측벽과 직접 접촉할 수 있다. 제1 에어갭 스페이서(160)는 단지 제1 상부 게이트 전극의 상부(144)의 측벽과 직접 접촉할 수 있다.
또한, 제1 하부 게이트 전극(130)은 제1 일함수 조절막(120)의 상면 전체를 덮고 있으므로, 제1 에어갭 스페이서(160)는 제1 일함수 조절막(120)과 접촉하지 않는 제1 하부 게이트 전극(130)의 상면과 직접 접촉할 수 있다.
비록, "에어갭"은 본 발명의 실시예들에 따른 실시예들에서 묘사되고 있지만, 간극(gap)은 예를 들어, 어떤 공극 또는 캐비티로서 정의될 수 있고, 공기로 채워지는 간극, 불활성 가스 또는 가스로 채워지는 간극, 진공으로 정의되는 간극일 수 있다. 본 발명에 따른 실시예에서, "에어갭"은 바로 인접하는 구조체 사이의 커플링에 기인되는 기생 캐패시턴스를 감소시키는 것을 촉진하는 어떤 형태의 간극이 될 수 있음은 물론이다.
제1 캡핑 패턴(170)은 제1 트렌치(155)의 상부를 채움으로써 제1 트렌치(155) 내에 형성될 수 있다. 제1 캡핑 패턴(170)은 제1 상부 게이트 전극(140) 및 제1 에어갭 스페이서(160) 상에 형성될 수 있다. 그러므로, 제1 에어갭 스페이서(160)는 제1 하부 게이트 전극(130)과, 제1 상부 게이트 전극(140)과, 제1 게이트 스페이서(150)와, 제1 캡핑 패턴(170)에 의해 둘러싸여 있을 수 있다. 즉, 제1 상부 게이트 전극(140)과 제1 게이트 스페이서(150)은 제1 에어갭 스페이서(160)의 양측면을 정의하고, 제1 하부 게이트 전극(130) 및 제1 캡핑 패턴(170)은 제1 에어갭 스페이서(160)의 바닥면 상면을 정의할 수 있다. 제1 캡핑 패턴(170)의 최상면은 제1 게이트 스페이서(150)의 상명과 동일 평면 상에 놓일 수 있다. 본 발명의 몇몇 실시예에서, 제1 캡핑 패턴(170)의 단지 일부는 제1 트렌치(155) 내에 있을 수 있고, 제1 캡핑 패턴(170)의 최상면은 기판(100)의 상면을 기준으로, 제1 게이트 스페이서(150)의 상면보다 높을 수 있다.
제1 게이트 스페이서(150)의 내측벽은 제1 캡핑 패턴(170)과, 제1 에어갭 스페이서(160)과, 제1 하부 게이트 전극(130)과, 제1 일함수 조절막(120)과, 제1 게이트 절연막(110)과 접촉할 수 있다. 본 발명의 몇몇 실시예에서, 제1 컨택(180)은 자기 정렬 컨택(Self Aligned Contact) 공정에 의해 형성될 수 있다. 제1 캡핑 패턴(170)은 제1 및 제2 층간 절연막(182, 184)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 제1 캡핑 패턴(170)은 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 산화물 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제2 층간 절연막(184)은 제1 층간 절연막(182) 상에 형성될 수 있다. 제2 층간 절연막(184)은 제1 캡핑 패턴(170)의 상면 및 제1 게이트 스페이서(150)를 덮을 수 있다. 제2 층간 절연막(184)은 예를 들어, 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 제2 층간 절연막(184)은 제1 게이트 스페이서(150) 및 제1 캡핑 패턴(170) 모두에 대한 식각 선택비를 갖는 물질을 포함할 수 있다.
제1 컨택(180)은 제1 층간 절연막(182) 및 제2 층간 절연막(184) 내에 형성될 수 있다. 제1 컨택(180)은 제1 게이트 스페이서(150)에 인접하여 배치될 수 있다. 제1 컨택(180)은 예를 들어, 자기 정렬 컨택(Self-Aligned Contact) 공정에 의해 형성될 수 있다. 즉, 제1 컨택(180)은 제1 층간 절연막(182) 및 제2 층간 절연막(184)에 대해 식각 내성을 가지고 있는 제1 캡핑 패턴(170) 및 제1 게이트 스페이서(150)에 의해 정렬될 수 있다.
제1 컨택(180)은 제1 게이트 스페이서(150)의 상면 및 제1 캡핑 패턴(170)과 적어도 일부 중첩될 수 있다. 본 발명의 몇몇 실시예에서, 제1 컨택(180)은 제1 게이트 스페이서(150)의 상면 및 제1 캡핑 패턴(170)과 접촉할 수 있다.
제1 컨택(180)은 예를 들어, 알루미늄(Al), 텅스텐(W), 구리(Cu) 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 3에서, 제1 컨택(180)과 접촉하는 제1 게이트 스페이서(150)의 상부는 경사진 측벽을 포함할 수 있다. 이에 따라, 제1 컨택(180)과 접촉하는 제1 게이트 스페이서(150)의 상부는 제1 게이트 스페이서(150)의 측면부의 두께보다 얇을 수 있다. 따라서, 제1 컨택(180)과 제1 상부 게이트 전극(140) 사이의 기생 캐패시턴스는 제1 게이트 스페이서(150)의 상부 주변에서 높을 수 있다. 하지만, 제1 게이트 스페이서(150)와 제1 상부 게이트 전극의 상부(144) 사이에 제1 에어갭 스페이서(160)가 형성됨으로써, 제1 컨택(180)과 제1 상부 게이트 전극(140) 사이의 기생 커패시턴스는 낮아진다. 이를 통해, 반도체 장치(1)의 동작 성능은 향상되게 된다. 또한, 제1 컨택(180)과 제1 상부 게이트 전극(140) 사이에 제1 에어갭 스페이서(160)가 위치하므로, 제1 컨택(180)과 제1 상부 게이트 전극(140) 사이의 누설 전류를 경감될 수 있다. 이를 통해, 반도체 장치(1)의 신뢰성이 향상될 수 있다.
본 발명의 몇몇 실시예에서, "게이트 전극"이 기술되었지만, 제1 하부 게이트 전극(130) 및 제1 상부 게이트 전극(140)은 본 발명의 몇몇 실시예에 따른 반도체 장치에 포함되는 어떤 도전성 패턴 예를 들어, 비트 라인 또는 층간 연결 배선이 될 수 있다.
도 4 및 도 5는 도 2의 'P' 부분을 확대한 것이다.
도 4를 참고하면, 제1 상부 게이트 전극(140)에 인접한 제1 에어갭 스페이서(160)의 측면과, 제1 상부 게이트 전극(140)에 인접한 제1 하부 게이트 전극(130)의 측벽은 평평한 면을 형성할 수 있다. 즉, 제1 상부 게이트 전극의 상부(144)와 제1 에어갭 스페이서(160) 사이의 경계면과, 제1 상부 게이트 전극의 하부(142)와 제1 하부 게이트 전극(130) 사이의 경계면의 평평한 면을 형성할 수 있다.
따라서, 제1 하부 게이트 전극(130) 및 제1 에어갭 스페이서(160) 사이의 경계면에서, 제1 에어갭 스페이서(160)의 폭과 제1 하부 게이트 전극(130)의 폭은 실질적으로 동일할 수 있다.
도 5를 참고하면, 제1 상부 게이트 전극(140)에 인접한 제1 에어갭 스페이서(160)의 측면과, 제1 상부 게이트 전극(140)에 인접한 제1 하부 게이트 전극(130)의 측벽은 계단 모양의 면을 형성할 수 있다. 제1 에어갭 스페이서(160)를 형성하는 동안, 제1 하부 게이트 전극(130)과 제1 에어갭 스페이서(160)가 접하는 경계면에서, 제1 상부 게이트 전극(140)이 제1 게이트 스페이서(150)와 멀어지는 방향으로 식각될 때, 제1 상부 게이트 전극의 상부(144)의 측벽과 제1 상부 게이트 전극의 하부(142)의 측벽은 계단 모양의 면을 가질 수 있다.
제1 하부 게이트 전극(130) 및 제1 에어갭 스페이서(160) 사이의 경계면에서, 제1 에어갭 스페이서(160)의 폭은 제1 하부 게이트 전극(130)의 폭보다 클 수 있다.
도 5는 제1 상부 게이트 전극(140)이 리세스되는 경우를 도시하였지만, 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 제1 게이트 스페이서(150)의 측벽의 일부가 식각될 수 있음은 물론이다.
도 6 내지 도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 6을 참고하면, 제1 게이트 스페이서(150)는 기판(100) 상에 형성될 수 있다. 한 쌍의 제1 게이트 스페이서(150)는 제1 트렌치(155)를 정의할 수 있다. 제1 게이트 절연막(110)은 제1 트렌치(155)의 측벽 및 바닥면을 따라서 형성될 수 있다. 제1 게이트 절연막(110)은 제1 트렌치(155)의 전체 측벽 상에 직접 형성될 수 있다.
제1 일함수 조절막(120)은 제1 트렌치(155) 내에 형성될 수 있다. 구체적으로, 제1 일함수 조절막(120)은 제1 게이트 절연막(110) 상에 형성되어, 제1 게이트 절연막(110)의 측벽의 일부를 덮을 수 있다.
제1 일함수 조절막(120)의 측벽은 제1 게이트 절연막(110)의 측벽의 일부와 접촉할 수 있다. 제1 일함수 조절막(120)의 바닥면은 제1 게이트 절연막(110)과 접촉할 수 있다.
제1 하부 게이트 전극(130)은 제1 일함수 조절막(120) 및 제1 게이트 절연막(110)의 측벽의 일부 상에 형성될 수 있다.
제1 에어갭 스페이서(160)는 제1 상부 게이트 전극(140)과 제1 게이트 스페이서(150) 사이에 형성될 수 있다. 구체적으로, 제1 에어갭 스페이서(160)는 제1 상부 게이트 전극(140)의 측벽과 제1 게이트 절연막(110)의 측벽 사이에 형성될 수 있다. 제1 에어갭 스페이서(160)는 제1 상부 게이트 전극의 상부(144) 및 제1 게이트 절연막(110)에 접촉할 수 있다. 제1 에어갭 스페이서(160)는 제1 게이트 스페이서(150)와 접촉하지 않을 수 있다.
제1 캡핑 패턴(170)은 제1 트렌치(155)의 상부를 채워줌으로써 형성될 수 있다. 제1 게이트 절연막(110)은 제1 트렌치(155)의 전체 측벽 상에 형성될 수 있으므로, 제1 캡핑 패턴(170)은 제1 게이트 절연막(110)과 접할 수 있다.
제1 게이트 절연막(110)의 최상면은 제1 캡핑 패턴(170)의 최상면과 동일 평면 상에 놓일 수 있다. 제1 게이트 스페이서(150)의 전체 상면은 자기 정렬 컨택이 형성되는 과정 중 열적인 침식(thermal erosion)에 의해 식각되지 않는다면, 자기 정렬 컨택 공정 후, 제1 게이트 절연막(110)의 최상면과, 제1 캡핑 패턴(170)의 최상면과, 제1 게이트 스페이서(150)의 최상면은 동일 평면 상에 놓일 수 있다. 즉, 자기 정렬 컨택 공정 후, 제1 게이트 스페이서(150)의 상면의 적어도 일부가 남아있을 때, 제1 게이트 절연막(110)의 최상면과, 제1 캡핑 패턴(170)의 최상면과, 제1 게이트 스페이서(150)의 최상면은 동일 평면 상에 놓일 수 있다.
제1 상부 게이트 전극(140)의 측벽과 제1 게이트 절연막(110)의 측벽은 제1 에어갭 스페이서(160)의 측면들을 정의하고, 제1 상부 게이트 전극(130) 및 제1 캡핑 패턴(170)은 각각 제1 에어갭 스페이서(160)의 바닥면 및 상면을 정의할 수 있다. 제1 에어갭 스페이서(160)는 제1 상부 게이트 전극(140)과, 제1 하부 게이트 전극(130)과, 제1 게이트 절연막(110)과, 제1 캡핑 패턴(170)에 의해 둘러싸일 수 있다.
본 발명의 몇몇 실시예에서, 제1 게이트 절연막(110)의 측벽은 제1 캡핑 패턴(170), 제1 에어갭 스페이서(160), 제1 하부 게이트 전극(130) 및 제1 일함수 조절막(120) 및 제1 게이트 절연막(110)과 접할 수 있다.
도 7을 참고하면, 제1 게이트 절연막(110)은 제1 트렌치(155)의 측벽 일부와 제1 트렌치(155)의 바닥면을 따라 형성될 수 있다. 즉, 제1 게이트 절연막(110)은 제1 트렌치(155)의 측벽 일부를 덮고, 제1 트렌치(155)의 나머지 측벽은 노출될 수 있다.
제1 에어갭 스페이서(160)는 제1 상부 게이트 전극(140) 및 제1 게이트 스페이서(150) 사이에 형성되고, 제1 상부 게이트 전극의 상부(144) 및 제1 게이트 스페이서(150)의 내측벽과 접촉할 수 있다.
제1 에어갭 스페이서(160)의 바닥은 제1 하부 게이트 전극(130)의 최상면뿐만 아니라, 제1 게이트 절연막(110)과 접촉할 수 있다. 이에 따라, 제1 에어갭 스페이서(160)의 바닥면은 제1 게이트 절연막(110)의 최상면과, 제1 하부 게이트 전극(130)에 의해 정의될 수 있다.
제1 에어갭 스페이서(160)는 제1 상부 게이트 전극(140)과, 제1 하부 게이트 전극(130)과, 제1 게이트 절연막(110)과, 제1 캡핑 패턴(170)과 제1 게이트 스페이서(150)에 의해 둘러싸일 수 있다.
도 7에서 도시된 것과 같이, 본 발명의 몇몇 실시예에서, 제1 하부 게이트 전극(130)의 최상면 및 제1 게이트 절연막(110)의 최상면은 동일 평면에 놓일 수 있다. 즉, 제1 하부 게이트 전극(130)의 최상면 및 제1 게이트 절연막(110)의 최상면은 기판(100)의 상면에 대해 동일 레벨에 위치할 수 있다. 하지만, 본 발명의 실시예들은 이에 제한되지 않는다. 본 발명의 몇몇 실시예에서, 제1 게이트 절연막(110)의 상면은 제1 하부 게이트 전극(130)의 상면보다 돌출될 수도 있고, 리세스될 수도 있음은 물론이다.
제1 게이트 스페이서(150)는 제1 캡핑 패턴(170), 제1 에어갭 스페이서(160) 및 제1 게이트 절연막(110)과 접할 수 있다.
제1 에어갭 스페이서(160)는 제1 상부 게이트 전극의 상부(144)와 제1 게이트 스페이서(150)와 접할 수 있다. 제1 하부 게이트 전극(130)은 제1 상부 게이트 전극의 하부(142)와 제1 게이트 절연막(110)에 접할 수 있다.
제1 상부 게이트 전극의 상부(144)와 오버랩되는 제1 에어갭 스페이서(160)의 폭은 제1 상부 게이트 전극의 하부(142)와 오버랩되는 제1 하부 게이트 전극(130)의 폭보다 크다.
구체적으로, 제1 하부 게이트 전극(130)의 폭은 제1 폭(w1)이고, 제1 에어갭 스페이서(160)의 폭은 제2 폭(w2)일 때, 제1 에어갭 스페이서(160)의 폭(w2)는 제1 하부 게이트 전극(130)의 폭(w1)보다 크다. 즉, 제1 에어갭 스페이서(160)의 폭(w2)는 제1 하부 게이트 전극(130)의 폭(w1)보다 적어도 제1 트렌치(155)의 측면에 형성된 제1 게이트 절연막(110)의 폭만큼 클 수 있다. 제1 게이트 절연막(110)이 제1 트렌치(155)의 측면 일부에만 형성되기 때문에, 제1 하부 게이트 전극(130)의 폭(w1)과 제1 에어갭 스페이서(160)의 폭(w2)의 차이가 발생할 수 있다.
도 8을 참고하면, 제1 게이트 절연막(110)은 제1 트렌치(155)의 바닥면 상에 형성된다. 제1 일함수 조절막(120)은 제1 게이트 절연막(110) 상에 형성되고, 제1 트렌치(155)의 측벽 상에 형성된다. 제1 하부 게이트 전극(130)은 제1 일함수 조절막(120) 상에 형성되고, 제1 일함수 조절막(120)의 프로파일을 따라 형성될 수 있다.
제1 하부 게이트 전극(130)은 제1 일함수 조절막(120) 상에 형성되지만, 제1 일함수 조절막(120)을 전체적으로 덮고 있지 않다. 따라서, 제1 일함수 조절막(120)의 일부는 제1 하부 게이트 전극(130)에 의해 노출될 수 있다.
본 발명의 몇몇 실시예에서, 반도체 장치(4)의 게이트 구조체가 NMOS일 경우, 제1 일함수 조절막(120)은 n형 일함수 조절막일 수 있다. 본 발명의 몇몇 실시예에서, 반도체 장치(4)의 게이트 구조체가 PMOS일 경우, 제1 일함수 조절막(120)은 p형 일함수 조절막이거나, p형 일함수 조절막 및 n형 일함수 조절막이 순차적으로 형성된 적층막일 수 있다.
제1 에어갭 스페이서(160)는 제1 하부 게이트 전극(130)의 최상면뿐만 아니라, 제1 일함수 조절막(120)과도 접촉할 수 있다. 제1 하부 게이트 전극(130)의 최상면 및 제1 일함수 조절막(120)은 제1 에어갭 스페이서(160)의 바닥면을 정의할 수 있다.
제1 에어갭 스페이서(160)는 제1 상부 게이트 전극(140)과, 제1 하부 게이트 전극(130)과, 제1 일함수 조절막(120)과, 제1 캡핑 패턴(170)과 제1 게이트 스페이서(150)에 의해 둘러싸일 수 있다.
제1 게이트 스페이서(150)는 제1 캡핑 패턴(170), 제1 에어갭 스페이서(160), 제1 일함수 조절막(120) 및 제1 게이트 절연막(110)과 접촉할 수 있다.
도 8에서 도시된 것과 같이, 제1 게이트 절연막(110)은 제1 트렌치(155)의 바닥면에 형성되고, 제1 트렌치(155)의 측벽은 노출시킬 수 있다. 하지만, 본 발명의 실시예들은 이에 제한되지 않는다. 도 7에서 도시한 것과 같이, 본 발명의 몇몇 실시예에서, 제1 게이트 절연막(110)은 제1 트렌치(155)의 바닥면과, 제1 트렌치(155)의 측벽 일부 상에 형성될 수 있다.
도 9를 참고하면, 반도체 장치(5)는 제1 에어갭 스페이서(160) 대신 삽입 패턴(165)를 포함할 수 있다.
삽입 패턴(165)은 제1 게이트 스페이서(150)와 제1 상부 게이트 전극(140) 사이에 형성되고, 제1 상부 게이트 전극의 상부(144)와 오버랩될 수 있다. 삽입 패턴(165)은 제1 상부 게이트 전극의 상부(144)의 측벽과, 제1 게이트 스페이서(150)와, 제1 하부 게이트 전극(130)의 최상면에 접촉할 수 있다.
제1 상부 게이트 전극(140)에 인접한 삽입 패턴(165)의 측벽과, 제1 상부 게이트 전극(140)에 인접한 제1 하부 게이트 전극(130)의 측벽은 평평한 면을 형성할 수 있다.
삽입 패턴(165)은 제1 게이트 스페이서(150)와 다른 유전 상수를 갖는 물질을 포함할 수 있지만, 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 삽입 패턴(165)의 유전 상수는 제1 게이트 스페이서(150)의 유전 상수보다 작을 수 있다. 삽입 패턴(165)은 제1 상부 게이트 전극(140)의 측벽과 제1 게이트 스페이서(150)의 측벽 사이의 공간을 매립하여 형성되므로, 갭-필(gap fill)능력이 좋은 물질을 포함할 수 있다. 예를 들어, 삽입 패턴(165)은 원자층 증착법(ALD, Atomic Layer Deposition) 방식에 의해 형성되는 SiCN, SiBCN, SiOCN 등을 포함할 수 있지만, 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 삽입 패턴(165)는 제1 상부 게이트 전극(140)의 측벽과 제1 게이트 스페이서(150)의 측벽 사이의 공간을 채우는 공정 중 형성되는 에어갭을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 제1 상부 게이트 전극(140)은 제1 캡핑 패턴(170)과 직접 접촉할 수 있지만, 이에 제한되는 것은 아니다. 개재 층이 제1 상부 게이트 전극(140)의 측벽 및 제1 캡핑 패턴(170) 사이에 형성될 수 있다.
도 10 내지 도 13은 제1 영역(I) 및 제2 영역(II)을 포함하는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 10 내지 도 13을 참고하면, 반도체 장치는 제1 영역(I)과 제2 영역(II)을 포함하는 기판을 포함한다. 제1 영역(I)은 제2 게이트 구조체를 포함하고, 제2 영역(II)는 제3 게이트 구조체를 포함할 수 있다. 본 발명의 몇몇 실시예에서, 제2 게이트 구조체와 제3 게이트 구조체는 다른 구조를 가질 수 있다. 제1 영역(I)과 제2 영역(II)은 서로 이격될 수도 있고, 서로 연결되어 있을 수도 있다.
본 발명의 몇몇 실시예에서, 제1 영역(I)의 제2 게이트 구조체는 NMOS 트랜지스터를 포함하고, 제2 영역(II)의 제3 게이트 구조체는 PMOS 트랜지스터를 포함할 수 있다. 이와 달리, 제1 영역(I)의 제2 게이트 구조체는 PMOS 트랜지스터를 포함하고, 제2 영역(II)의 제3 게이트 구조체는 NMOS 트랜지스터를 포함할 수 있다
도 10을 참고하면, 제1 영역(I) 내의 제2 게이트 구조체는 제2 게이트 스페이서(250), 제2 에어갭 스페이서(260), 제2 트렌치(255), 제2 하부 게이트 전극(230), 제2 상부 게이트 전극(240) 및 제2 캡핑 패턴(270) 등을 포함할 수 있다. 제2 영역(II) 내의 제3 게이트 구조체는 제3 게이트 스페이서(350), 제3 에어갭 스페이서(360), 제3 트렌치(355), 제3 하부 게이트 전극(330), 제3 상부 게이트 전극(340) 및 제3 캡핑 패턴(370) 등을 포함한다.
제2 게이트 스페이서(250) 및 제3 게이트 스페이서(350)는 각각 기판(100)의 제1 영역(I) 및 제2 영역(II) 상에 형성될 수 있다. 제2 게이트 스페이서(250)는 제1 영역(I)에 제2 트렌치(255)를 정의하고, 제3 게이트 스페이서(350)는 제2 영역(II)에 제3 트렌치(355)를 정의한다.
제2 게이트 절연막(210) 및 제3 게이트 절연막(310)은 각각 제2 트렌치(255)의 바닥면과 제3 트렌치(355)의 바닥면에 형성될 수 있다. 도 10에서 도시하는 것과 같이, 제2 게이트 절연막(210) 및 제3 게이트 절연막(310)은 각각 제2 트렌치(255)의 측면 및 제3 트렌치(355)의 측면을 노출시킬 수 있지만, 이에 제한되는 것은 아니다.
제2 일함수 조절막(220)은 제2 게이트 절연막(210) 상에 형성될 수 있다. 제2 일함수 조절막(220)은 제2 트렌치(255)의 측벽 일부와 제2 트렌치(255)의 바닥면 상에 형성될 수 있다. 제2 일함수 조절막(220)은 n형 일함수 조절막을 포함할 수 있다.
제3 일함수 조절막(320)은 제3 게이트 절연막(310) 상에 형성될 수 있다. 제3 일함수 조절막(320)은 제3 트렌치(355)의 측벽 일부와 제3 트렌치(355)의 바닥면 상에 형성될 수 있다. 제3 일함수 조절막(320)은 p형 일함수 조절막을 포함할 수 있다.
제2 하부 게이트 전극(230)은 제2 일함수 조절막(220) 상에 형성되고, 제2 트렌치(255)의 측면 일부를 덮도록 형성될 수 있다. 제3 하부 게이트 전극(330)은 제3 일함수 조절막(320) 상에 형성되고, 제3 트렌치(355)의 측벽 일부를 덮도록 형성될 수 있다. 제2 하부 게이트 전극(230) 및 제3 하부 게이트 전극(330)은 동일한 물질을 포함할 수 있고, 예를 들어, TiN를 포함할 수 있다.
제2 상부 게이트 전극(240)은 제2 하부 게이트 전극(230) 상에 형성되고, 제2 트렌치(255)의 일부를 채울 수 있다. 제2 상부 게이트 전극(240)은 제2 하부 게이트 전극(230)의 상면 일부를 노출시킬 수 있다. 제2 상부 게이트 전극(240)은 제2 상부 게이트 전극의 하부(242)와 제2 상부 게이트 전극의 상부(244)를 포함할 수 있다. 제2 상부 게이트 전극의 하부(242)는 제2 하부 게이트 전극(230) 내에 형성될 수 있고, 제2 상부 게이트 전극의 하부(242)는 제2 하부 게이트 전극(230)에 의해 감싸질 수 있다.
즉, 제2 하부 게이트 전극(230)는 제2 상부 게이트 전극의 하부(242)의 측벽과 중첩될 수 있다. 제2 하부 게이트 전극(230)은 제2 상부 게이트 전극의 상부(244)를 노출시키므로, 제2 하부 게이트 전극(230)은 제2 상부 게이트 전극의 상부(244)와 중첩되지 않을 수 있다. 제2 하부 게이트 전극(230)의 일부는 제2 상부 게이트 전극(240)와 제2 게이트 스페이서(250) 사이에 배치될 수 있다.
제3 상부 게이트 전극(340)은 제3 하부 게이트 전극(330) 상에 형성되고, 제3 트렌치(355)의 일부를 채울 수 있다. 이에 따라, 제3 상부 게이트 전극(340)은 제3 하부 게이트 전극(330)의 상면의 일부를 노출시킬 수 있다. 제3 상부 게이트 전극(340)은 제3 상부 게이트 전극의 하부(342)와, 제3 상부 게이트 전극의 상부(344)를 포함할 수 있다. 제3 상부 게이트 전극의 하부(342)는 제3 하부 게이트 전극(330) 내에 배치될 수 있어, 제3 상부 게이트 전극의 하부(342)의 측벽은 제3 하부 게이트 전극(330)에 의해 감싸일 수 있다.
즉, 제3 하부 게이트 전극(330)은 제3 상부 게이트 전극의 하부(342)와 중첩될 수 있다. 제3 하부 게이트 전극(330)은 제3 상부 게이트 전극의 상부(344)를 노출시키므로, 제3 하부 게이트 전극(330)은 제3 상부 게이트 전극의 상부(344)와 중첩되지 않을 수 있다.
제3 하부 게이트 전극(330)의 일부는 제3 상부 게이트 전극(340)과 제3 게이트 스페이서(350) 사이에 형성될 수 있다.
제2 상부 게이트 전극(240) 및 제3 상부 게이트 전극(340)은 동일한 물질을 포함할 수 있고, 예를 들어, W을 포함할 수 있다.
제2 에어갭 스페이서(260)는 제2 게이트 스페이서(250)와 제2 상부 게이트 전극(240) 사이에 형성되고, 제2 상부 게이트 전극의 상부(244)와 오버랩될 수 있다. 제2 에어갭 스페이서(260)는 제2 상부 게이트 전극의 상부(244)의 측벽과 접촉할 수 있다. 제3 에어갭 스페이서(360)는 제3 게이트 스페이서(350)와 제3 상부 게이트 전극(340) 사이에 형성되고, 제3 상부 게이트 전극의 상부(344)와 오버랩될 수 있다. 제3 에어갭 스페이서(360)는 제3 상부 게이트 전극의 상부(344)의 측벽과 접촉할 수 있다.
제2 에어갭 스페이서(260) 및 제3 에어갭 스페이서(360)는 제2 상부 게이트 전극(240) 및 제3 상부 게이트 전극(340)에 의해 노출되는 제2 하부 게이트 전극(230)의 일부 및 제3 하부 게이트 전극(330)의 일부와 접촉할 수 있다.
본 발명의 몇몇 실시예에서, 제2 에어갭 스페이서(260) 및 제3 에어갭 스페이서(360)은 동시에 형성되므로, 제2 에어갭 스페이서(260) 및 제3 에어갭 스페이서(360)는 실질적으로 동일한 높이를 가질 수 있다. 또한, 제2 하부 게이트 전극(230)과 제2 에어갭 스페이서(260) 사이의 경계면에서 제2 에어갭 스페이서(260)의 폭은 제3 하부 게이트 전극(330)과 제2 에어갭 스페이서(260) 사이의 경계면에서 제3 에어갭 스페이서(360)의 폭과 실질적으로 동일할 수 있다.
제2 캡핑 패턴(270)은 제2 상부 게이트 전극(240) 및 제2 에어갭 스페이서(260) 상에 제2 트렌치(255)의 상부를 매립하여 형성될 수 있다. 제3 캡핑 패턴(370)은 제3 상부 게이트 전극(340) 및 제3 에어갭 스페이서(360) 상에 제3 트렌치(355)의 상부를 매립하여 형성될 수 있다.
도 3에서 설명한 것과 같이, 반도체 장치(6)은 제2 게이트 스페이서(250) 및 제3 게이트 스페이서(350)에 각각 인접하는 제2 및 제3 컨택을 포함할 수 있다. 제2 및 제3 컨택은 자기 정렬 컨택 공정을 이용하여 형성될 수 있다.
도 11을 참고하면, 제2 게이트 절연막(210)은 제2 트렌치(255)의 바닥면 상에 형성될 수 있다. 제2 일함수 조절막(220)은 제2 게이트 절연막(210)과, 제2 트렌치(255)의 측면 일부 상에 형성될 수 있다. 제2 하부 게이트 전극(230)은 제2 일함수 조절막(220) 상에 형성되고, 제2 일함수 조절막(220)의 프로파일을 따라 형성되면서 제2 일함수 조절막(220)의 최상면을 노출시킬 수 있다.
제2 에어갭 스페이서(260)은 제2 상부 게이트 전극(240)과 제2 게이트 스페이서(250) 사이에 형성될 수 있다. 따라서, 제2 일함수 조절막(220)의 최상면 및 제2 하부 게이트 전극(230)의 최상면은 제2 에어갭 스페이서(260)의 바닥면을 정의할 수 있다.
본 발명의 몇몇 실시예에서, 제2 일함수 조절막(220)은 n형 일함수 조절막을 포함하고, p형 일함수 조절막은 포함하지 않을 수 있다.
제3 일함수 조절막(320)은 제3 하부 일함수 조절막(322)과 제3 상부 일함수 조절막(324)을 포함할 수 있다. 제3 하부 일함수 조절막(322)은 제3 게이트 절연막(310) 상에 형성될 수 있다. 제3 하부 일함수 조절막(322)은 제3 트렌치(355)의 측벽 일부와 제3 트렌치(355)의 바닥면을 따라 형성된다.
제3 상부 일함수 조절막(324)은 제3 하부 일함수 조절막(322) 상에 형성될 수 있다. 제3 상부 일함수 조절막(324)은 제3 하부 일함수 조절막(322)의 프로파일을 따라 형성되고, 제3 트렌치(355)의 측벽 일부 상에 형성될 수 있다. 본 발명의 몇몇 실시예에서, 제3 상부 일함수 조절막(324)은 제3 하부 일함수 조절막(322)의 전체 상면을 덮을 수 있으므로, 제3 하부 일함수 조절막(322)은 제3 상부 일함수 조절막(324)에 의해 노출되지 않을 수 있다.
제3 일함수 조절막(320)은 순차적으로 적층된 p형 일함수 조절막과 n형 일함수 조절막을 포함할 수 있다. 즉, 제3 하부 일함수 조절막(322)은 p형 일함수 조절막을 포함하고, 제3 상부 일함수 조절막(324)은 n형 일함수 조절막을 포함할 수 있다.
제3 하부 게이트 전극(330)은 제3 일함수 조절막(320), 구체적으로, 제3 상부 일함수 조절막(324) 상에 형성될 수 있다. 제3 하부 게이트 전극(330)은 제3 상부 일함수 조절막(324)의 프로파일을 따라 형성되면서, 제3 상부 일함수 조절막(324)의 최상면을 노출시킬 수 있다.
제3 에어갭 스페이서(360)는 제3 상부 게이트 전극(340)과 제3 게이트 스페이서(350) 사이에 형성될 수 있다. 제3 상부 일함수 조절막(324)의 최상면은 제3 에어갭 스페이서(360)와 접촉할 수 있다. 따라서, 제3 상부 일함수 조절막(324) 및 제3 하부 게이트 전극(330)은 제3 에어갭 스페이서(360)의 바닥면을 정의할 수 있다.
본 발명의 몇몇 실시예에서, 제2 일함수 조절막(220) 및 제3 상부 일함수 조절막(324)은 동일 제조 공정에서 형성될 수 있다. 또한, 제2 하부 게이트 전극(230)과 제3 하부 게이트 전극(330)은 동일 제조 공정에서 형성될 수 있다. 이로 인해, 제2 일함수 조절막(220)과 제3 상부 일함수 조절막(324)의 두께는 실질적으로 동일할 수 있고, 제2 하부 게이트 전극(230)과 제3 하부 게이트 전극(330)의 두께는 실질적으로 동일할 수 있다.
따라서, 제2 상부 게이트 전극의 상부(244)와 제2 상부 게이트 전극의 하부(242) 사이의 경계면에 인접하는 제2 에어갭 스페이서(260)의 최하부는, 제3 상부 게이트 전극의 상부(344)와 제3 상부 게이트 전극의 하부(342) 사이의 경계면에 인접한 제3 에어갭 스페이서(360)의 최하부와 실질적으로 동일한 폭을 가질 수 있다.
제2 게이트 스페이서(250)는 제2 캡핑 패턴(270), 제2 에어갭 스페이서(260), 제2 일함수 조절막(220) 및 제2 게이트 절연막(210)과 접촉할 수 있다. 제3 게이트 스페이서(350)는 제3 캡핑 패턴(370), 제3 에어갭 스페이서(360), 제3 상부 일함수 조절막(324), 제3 하부 일함수 조절막(322) 및 제3 게이트 절연막(310)과 접촉할 수 있다.
도 12를 참고하면, 제1 영역(I) 내의 제2 게이트 구조체는 도 11에서 설명한 제2 게이트 구조체와 동일하거나 유사할 수 있다. 제2 영역(II) 내의 제3 게이트 구조체는 제3 트렌치(355)의 바닥면 상에 형성된 제3 게이트 절연막(310)을 포함할 수 있다. 제3 하부 일함수 조절막(322)은 제3 게이트 절연막(310) 상에 형성되고, 제3 트렌치(355)의 측벽 일부 상에 형성될 수 있다. 제3 상부 일함수 조절막(324)은 제3 하부 일함수 조절막(322) 상에 형성되고, 제3 하부 일함수 조절막(322)의 프로파일을 따라 형성될 수 있다. 제3 하부 게이트 전극(330)은 제3 상부 일함수 조절막(324) 상에 형성되고, 제3 상부 일함수 조절막(324)의 프로파일을 따라 형성될 수 있다.
본 발명의 몇몇 실시예에서, 제3 하부 일함수 조절막(322), 제3 상부 일함수 조절막(324) 및 제3 하부 게이트 전극(330)은 하부막을 따라서 컨포말하게 형성될 수 있다.
제3 에어갭 스페이서(360)는 제3 상부 게이트 전극(340)과 제3 게이트 스페이서(350) 사이에 형성될 수 있다. 제3 상부 일함수 조절막(324)의 최상면과, 제3 하부 일함수 조절막(322)은 제3 에어갭 스페이서(360)과 접촉할 수 있다. 그러므로, 제3 하부 일함수 조절막(322) 및 제3 상부 일함수 조절막(324)의 최상면은 제3 에어갭 스페이서(360)의 바닥면을 정의할 수 있다.
제2 상부 게이트 전극의 상부(244)와 제2 상부 게이트 전극의 하부(242) 사이의 경계면에 인접하는 제2 에어갭 스페이서(260)의 최하부는 제3 상부 게이트 전극의 상부(344)와 제3 상부 게이트 전극의 하부(342) 사이의 경계면에 인접하는 제3 에어갭 스페이서(360)의 최하부의 폭보다 작은 폭을 가질 수 있다. 이에 따라, 제2 트렌치(255)와 제3 트렌치(355)가 동일하거나 유사한 폭을 가질 때, 제2 상부 게이트 전극(240)의 폭은 제3 상부 게이트 전극(340)의 폭보다 클 수 있다.
제2 에어갭 스페이서(260)의 최하부의 폭과 제3 에어갭 스페이서(360)의 최하부의 폭 사이의 차이는 제3 하부 일함수 조절막(322)의 두께와 실질적으로 동일할 수 있다.
제3 게이트 스페이서(350)는 제3 캡핑 패턴(370), 제3 에어갭 스페이서(360), 제3 하부 일함수 조절막(322) 및 제3 게이트 절연막(310)과 접촉할 수 있다.
도 13을 참고하면, 제1 영역(I) 내의 제2 게이트 구조체는 도 10에서 설명한 제2 게이트 구조체와 실질적으로 동일할 수 있다. 제2 영역(II) 내의 제3 게이트 구조체는 제3 트렌치(355)의 바닥면 상에 형성된 제3 게이트 절연막(310)을 포함할 수 있다. 제3 일함수 조절막(320)은 제3 게이트 절연막(310) 상에 형성될 수 있다. 제3 일함수 조절막(320)은 제3 트렌치(355)의 바닥면 및 제3 트렌치(355)의 측벽의 일부 상에 형성될 수 있다. 제3 하부 게이트 전극(330)은 제3 일함수 조절막(320) 상에 형성되고, 제3 트렌치(355)를 채워, 제3 게이트 구조체는 에어갭 스페이서를 포함하지 않을 수 있다. 제3 하부 게이트 전극(330)의 최상면은 평평한 면일 수 있고, 제3 캡핑 패턴(370)의 최하면과 접촉할 수 있다.
도 14는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 15은 도 14의 A - A를 따라 절단한 단면도이다. 도 16은 도 14의 B - B를 따라서 절단한 단면도이다.
도 14 및 15를 참고하면, 반도체 장치(10)는 기판(100) 상의 제4 게이트 구조체를 포함할 수 있다. 제4 게이트 구조체는 핀형 액티브 패턴(405), 제4 게이트 스페이서(450), 제4 에어갭 스페이서(460), 제4 트렌치(455), 제4 하부 게이트 전극(430), 제4 상부 게이트 전극(440) 및 제4 캡핑 패턴(470), 제4 컨택(480) 등을 포함한다.
핀형 액티브 패턴(405)은 기판(100)으로부터 돌출되어 있을 수 있다. 기판(100) 상에 형성된 필드 절연막(105)은 핀형 액티브 패턴(405)의 측벽 일부를 덮을 수 있다. 본 발명의 몇몇 실시예에서, 핀형 액티브 패턴(405)은 기판(100) 상에 형성된 필드 절연막(105)의 상면으로부터 돌출될 수 있다.
핀형 액티브 패턴(405)은 제1 방향(X)을 따라서 연장될 수 있다. 핀형 액티브 패턴(405)은 기판(100)의 일부일 수도 있고, 씨드층으로 기판(100)을 이용하여 성장된 에피층(epitaxial layer)을 포함할 수 있다.
핀형 액티브 패턴(405)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 핀형 액티브 패턴(405)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. 구체적으로, IV-IV족 화합물 반도체를 예로 들면, 핀형 액티브 패턴(405)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. III-V족 화합물 반도체를 예로 들면, 핀형 액티브 패턴(405)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
제4 게이트 스페이서(450)는 필드 절연막(105) 상으로 돌출된 핀형 액티브 패턴(405) 상에 형성될 수 있다. 제4 게이트 스페이서(450)는 제2 방향(Y)을 따라서 연장될 수 있고, 핀형 액티브 패턴(405) 상에 핀형 액티브 패턴(405)와 교차하도록 형성될 수 있다.
제4 트렌치(455)는 제4 게이트 스페이서(450)에 의해 정의될 수 있고, 제2 방향(Y)을 따라 연장될 수 있다.
제4 게이트 절연막(410)은 제4 트렌치(455)의 바닥면에 상에 형성되고, 제4 게이트 스페이서(450)의 측벽의 일부를 노출시킬 수 있다. 제4 일함수 조절막(420)은 제4 게이트 절연막(410) 상에 형성될 수 있다. 제4 일함수 조절막(420)은 제4 트렌치(455)의 측벽의 일부와 바닥면 상에 형성될 수 있다.
제4 하부 게이트 전극(430)은 제4 일함수 조절막(420) 상에 형성될 수 있다. 좀 더 구체적으로, 제4 하부 게이트 전극(430)은 제4 일함수 조절막(420)의 상면 및 제4 트렌치(455)의 측벽 일부 상에 형성될 수 있다. 제4 하부 게이트 전극(430)은 예를 들어, TiN를 포함할 수 있다.
제4 상부 게이트 전극(440)은 제4 하부 게이트 전극(430) 상에 형성되고, 제4 트렌치(455)의 일부를 제1 방향(X)으로 채울 수 있다. 이에 따라, 제4 상부 게이트 전극(440)은 제4 하부 게이트 전극의 상면의 일부를 노출시킬 수 있다. 제4 상부 게이트 전극(440)은 제4 상부 게이트 전극의 하부(442)와, 제4 상부 게이트 전극의 상부(444)를 포함할 수 있다. 제4 상부 게이트 전극의 하부(442)는 제4 하부 게이트 전극(430) 내에 배치될 수 있어, 제4 하부 게이트 전극의 하부(442)의 측벽은 제4 하부 게이트 전극(430)의 의해 덮여있을 수 있다. 즉, 제4 하부 게이트 전극(430)은 제4 상부 게이트 전극의 하부(442)의 측벽과 중첩될 수 있다. 제4 하부 게이트 전극(430)은 제4 상부 게이트 전극의 상부(444)를 노출시킬 수 있으므로, 제4 하부 게이트 전극(430)은 제4 상부 게이트 전극의 상부(444)와 중첩되지 않을 수 있다. 제4 하부 게이트 전극(430)은 제4 상부 게이트 전극(440)과 제4 게이트 스페이서(450) 사이에 배치될 수 있다.
제4 상부 게이트 전극(440)은 제4 하부 게이트 전극(430)에 대한 식각 선택비를 갖는 물질을 포함할 수 있고, 예를 들어 텅스텐(W)을 포함할 수 있다.
제4 에어갭 스페이서(460)는 제4 게이트 스페이서(450)와 제4 상부 게이트 전극(440) 사이에 형성되고, 제4 상부 게이트 전극의 상부(444)와 오버랩될 수 있다. 제4 에어갭 스페이서(460)는 제4 상부 게이트 전극의 상부(444) 및 제4 하부 게이트 전극(430)의 상면의 일부와 접촉한다. 또한, 제4 에어갭 스페이서(460)는 제4 게이트 스페이서(450)와 접촉할 수 있다.
도 5에서 설명한 것과 같이, 본 발명의 몇몇 실시예에서, 제4 에어갭 스페이서(460)과 제4 하부 게이트 전극(430)의 측벽은 평평한 면을 형성할 수 있지만, 이에 제한되는 것은 아니다.
제4 하부 게이트 전극(430)과 제4 에어갭 스페이서(460) 사이의 경계면에서 제4 에어갭 스페이서(460)의 폭은 제4 하부 게이트 전극(430)과 제4 에어갭 스페이서(460) 사이의 경계면에서 제4 하부 게이트 전극(430)의 폭보다 크거나 실질적으로 동일할 수 있다.
제4 캡핑 패턴(470)은 제4 상부 게이트 전극(440) 및 제4 에어갭 스페이서(460) 상에 형성될 수 있다. 제4 캡핑 패턴(470)은 제4 트렌치(455)의 상부를 매립하여 형성될 수 있다.
상승된 소오스/드레인(407)은 제4 게이트 스페이서(450)의 외측벽에 인접하여 형성될 수 있다. 상승된 소오스/드레인(407)은 제4 게이트 스페이서(450)의 외측벽과 접촉할 수 있다.
상승된 소오스/드레인(407)은 다양한 형상일 수 있다. 예를 들어, 상승된 소오스/드레인(407)은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다.
본 발명의 몇몇 실시예에서, 반도체 소자(10)의 제4 게이트 구조체가 PMOS 핀형 트랜지스터를 포함할 경우, 상승된 소오스/드레인(407)은 압축 스트레스 물질을 포함할 수 있다. 핀형 액티브 패턴(405)이 실리콘인 경우, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 핀형 액티브 패턴(405)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
본 발명의 몇몇 실시예에서, 반도체 소자(10)의 제4 게이트 구조체가 NMOS 핀형 트랜지스터를 포함할 경우, 상승된 소오스/드레인(407)은 핀형 액티브 패턴(405)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 핀형 액티브 패턴(405)이 실리콘일 때, 상승된 소오스/드레인(407)은 실리콘이거나, 실리콘보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다.
제4 컨택(480)은 제4 게이트 스페이서(450)에 인접하여 형성될 수 있다. 제4 컨택(480)은 상승된 소오스/드레인(407)과 전기적으로 연결될 수 있다. 제4 컨택(480)은 예를 들어, 자기 정렬 컨택 공정을 이용하여 형성될 수 있어, 제4 컨택(480)은 제4 게이트 스페이서(450) 및 제4 캡핑 패턴(470)의 상면과 일부 중첩될 수 있지만, 이에 제한되는 것은 아니다.
도 16을 참고하면, 핀형 액티브 패턴(405)는 필드 절연막(105)의 상면으로부터 돌출될 수 있고, 제4 게이트 절연막(410)은 필드 절연막(105) 및 핀형 액티브 패턴(405)의 프로파일을 따라서 형성될 수 있다.
제4 일함수 조절막은 제4 게이트 절연막(410) 상에 형성될 수 있다. 핀형 액티브 패턴(405) 상의 제4 일함수 조절막(420)의 상면은 필드 절연막(105) 상의 제4 일함수 조절막(420)의 상면보다 높을 수 있다. 제4 하부 게이트 전극(430)은 제4 일함수 조절막(420) 상에 형성될 수 있고, 제4 하부 게이트 전극(430) 상에 배치될 수 있고, 제2 방향(Y)으로 연장될 수 있다. 제4 에어갭 스페이서(460)은 제2 방향(Y)을 따라서, 제3 방향(Z)으로의 동일한 두께를 가질 수 있다. 즉, 제4 에어갭 스페이서(460)은 필드 절연막(105) 및 핀형 액티브 패턴(405)의 프로파일을 따라서 형성되지 않을 수 있다.
도 17은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 18은 도 17의 B - B를 따라 절단한 단면도이다.
도 17 및 도 18을 참고하면, 제4 게이트 절연막(410)은 제4 트렌치(455)의 측면 및 바닥면을 따라 형성될 수 있다.
도 18에서 도시된 것과 같이, 본 발명의 몇몇 실시예에서, 제4 게이트 절연막(410)은 제4 트렌치(455)의 전체 측벽 상에 직접 형성될 수 있다.
제4 일함수 조절막(420)은 제4 트렌치(455) 내에 형성될 수 있다. 구체적으로, 제4 일함수 조절막(420)은 제4 게이트 절연막(410) 상에 형성되면서, 제4 게이트 절연막(410)의 측벽의 일부를 덮는다. 제4 하부 게이트 전극(430)은 제4 일함수 조절막(420) 상에 형성되고, 제4 게이트 절연막(410)의 측벽의 일부 상에 형성될 수 있다.
제4 에어갭 스페이서(460)는 제4 상부 게이트 전극(440)과 제4 게이트 스페이서(450) 사이에 형성될 수 있다. 제4 에어갭 스페이서(460)는 제4 상부 게이트 전극의 상부(444)와 오버랩될 수 있다. 제4 에어갭 스페이서(460)는 제4 상부 게이트 전극의 상부(444) 및 제4 게이트 절연막(410)과 접촉할 수 있다. 따라서, 제4 상부 게이트 전극의 상부(444) 및 제4 게이트 절연막(410)은 제4 에어갭 스페이서(460)의 측면을 정의할 수 있다. 제4 게이트 절연막(410)이 제4 에어갭 스페이서(460)과 제4 게이트 스페이서(450) 사이에 배치되므로, 제4 에어갭 스페이서(460)는 제4 게이트 스페이서(450)과 접촉하지 않을 수 있다.
도 19는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 20은 도 19의 B - B를 따라 절단한 단면도이다.
도 19 및 도 20을 참고하면, 제4 게이트 절연막(410)은 제4 트렌치(455)의 측면 일부와 제4 트렌치(455)의 바닥면 상에 형성될 수 있다.
제4 에어갭 스페이서(460)는 제4 상부 게이트 전극(440) 및 제4 게이트 스페이서(450) 사이에 형성되고, 제4 상부 게이트 전극의 상부(444) 및 제4 게이트 스페이서(450)의 적어도 일부와 접촉할 수 있다. 제4 에어갭 스페이서(460)는 제4 하부 게이트 전극(430)의 최상면 및 제4 게이트 절연막(410)과 접촉할 수 있다.
도 19 및 도 20은 제4 하부 게이트 전극(430)의 최상면은 제4 게이트 절연막(410)의 최상면과 동일 평면상에 있는 것으로 설명하지만, 본 발명의 몇몇 실시예에서, 제4 게이트 절연막(410)의 최상면은 기판(100)의 상면을 기준으로 제4 하부 게이트 전극(430)의 최상면보다 높거나 낮을 수 있음은 물론이다.
도 21은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 21을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 22 및 도 23은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다. 도 22은 태블릿 PC이고, 도 23은 노트북을 도시한 것이다. 본 발명의 몇몇 실시예들에 따른 반도체 장치 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 소자는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
도 24 내지 도 30을 참조하여, 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에 대해서 설명한다.
도 24 내지 도 30은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 24를 참고하면, 기판(100) 상에 제1 게이트 절연막(110)과 더미 게이트 전극(112)을 형성한다. 제1 게이트 절연막(110)과 더미 게이트 전극(112)은 기판(100) 상에 순차적으로 적층될 수 있다.
제1 게이트 절연막(110)은 고유전율 물질을 포함할 수 있다. 더미 게이트 전극(112)은 예를 들어, 실리콘일 수 있고, 구체적으로, 다결정 실리콘(poly Si), 비정질 실리콘(a-Si) 및 이들의 조합 중 하나를 포함할 수 있다. 더미 게이트 전극(112)은 불순물이 도핑되지 않을 수도 있고, 또는 불순물로 도핑될 수도 있다. 제1 게이트 스페이서(150)는 제1 게이트 절연막(110)과 더미 게이트(112)를 포함하는 적층 구조체의 측벽 상에 형성될 수 있다. 제1 게이트 스페이서(150)을 형성한 후, 소오스/드레인 영역이 더미 게이트(112)의 양측에 인접하여 형성될 수 있다.
기판(100) 상에 더미 게이트 전극(112)과 제1 게이트 스페이서(150)를 덮는 제1 층간 절연막(182)을 형성한다. 제1 층간 절연막(182)은 예를 들어, 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다.
제1 층간 절연막(182)을 평탄화하여, 제1 게이트 스페이서(150)의 상면 및 더미 게이트 전극(112)의 상면이 노출되도록 한다. 예를 들어, 평탄화 공정은 CMP(Chemical Mechanical Polishing) 공정을 이용할 수 있다.
도 25를 참고하면, 더미 게이트 전극(112)을 제거하여, 기판(100) 상에 한 쌍의 제1 게이트 스페이서(150)에 의해 정의되는 제1 트렌치(155)를 형성할 수 있다. 제1 트렌치(155)에 의해, 제1 게이트 절연막(110)의 상면은 노출된다.
더미 게이트 전극(112)은 습식 식각 공정 또는 건식 식각 공정을 이용하여 제거될 수 있다. 습식 식각을 구체적으로 설명하면, 수산화물 소스를 포함하는 수용액에 충분한 시간 동안 충분한 온도에 노출시켜 더미 게이트 전극(112)을 실질적으로 제거할 수 있다. 수산화물 소스는 수산화 암모늄 또는 테트라아킬 수산화 암모늄, 예를 들어, 테트라메틸 수산화 암모늄(TMAH)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 26을 참고하면, 제1 트렌치(155) 내에 제1 일함수 조절막(120)을 형성할 수 있다. 제1 일함수 조절막(120)은 제1 게이트 절연막(110) 상에 형성될 수 있다. 제1 일함수 조절막(120)은 제1 트렌치(155)의 바닥면 상에 형성되면서, 제1 트렌치(155)의 측벽 일부를 덮을 수 있다.
제1 일함수 조절막(120)은 예를 들어 다음과 같은 공정을 통해 형성될 수 있다. 프리 일함수 조절막은 제1 트렌치(155)의 측벽 및 바닥면과, 제1 층간 절연막(182)의 상면 상에 컨포말하게 형성될 수 있다.
이어서, 제1 트렌치(155)의 측벽 상에 형성된 프리 일함수 조절막이 제거될 수 있다. 본 발명의 몇몇 실시예에서, 제1 일함수 조절막(120)의 상면은 도 26에서 도시되는 것과 같이 리세스를 포함할 수 있다.
도 27을 참고하면, 제1 층간 절연막(182)의 상면과, 제1 트렌치(155)의 측면과 바닥면 상에 하부 게이트 전극막(132)을 형성할 수 있다. 하부 게이트 전극막(132)은 제1 일함수 조절막(120)과 제1 게이트 스페이서(150)의 측벽 상에 컨포말하게 형성될 수 있다.
하부 게이트 전극막(132)은 예를 들어, TiN을 포함할 수 있지만, 이에 제한되는 것은 아니다.
하부 게이트 전극막(132) 상에, 제1 트렌치(155)의 나머지 부분을 채우고, 제1 층간 절연막(182)을 덮는 상부 게이트 전극막(142)을 형성한다. 상부 게이트 전극막(142)은 하부 게이트 전극막(132)의 상면을 전체적으로 덮을 수 있다.
상부 게이트 전극막(142)은 하부 게이트 전극막(132)과 식각 선택비를 갖는 물질을 포함할 수 있고, 예를 들어, 텅스텐(W)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 28을 참고하면, 상부 게이트 전극막(142) 및 하부 게이트 전극막(132)은 리세스되고, 제1 트렌치(155) 내에 프리 하부 게이트 전극(130p) 및 제 상부 게이트 전극(140)을 형성한다. 예를 들어, 에치백 공정에 의해, 제1 상부 게이트 전극(140)과 프리 하부 게이트 전극(130p)은 동시에 형성될 수 있다.
제1 상부 게이트 전극(140)의 최상면은 기판(100)의 상면을 기준으로, 제1 게이트 스페이서(150)의 최상면보다 낮을 수 있다. 즉, 제1 상부 게이트 전극(140)은 제1 트렌치(155) 안쪽으로 리세스될 수 있다. 또한, 프리 하부 게이트 전극(130p)의 최상면도 기판(100)의 상면을 기준으로 제1 게이트 스페이서(150)의 최상면보다 낮을 수 있다.
본 발명의 몇몇 실시예에서, 프리 하부 게이트 전극(130p)의 최상면과 제1 상부 게이트 전극(140)의 최상면은 동일 평면 상에 놓일 수 있다.
프리 하부 게이트 전극(130p)은 제1 트렌치(155)의 측벽의 일부와, 제1 일함수 조절막(120) 상에 컨포말하게 형성될 수 있다. 본 발명의 몇몇 실시예에서, 프리 하부 게이트 전극(130p)는 실질적으로 동일한 두께를 가질 수 있다. 제1 상부 게이트 전극(140)은 프리 하부 게이트 전극(130p) 상에 형성될 수 있고, 제1 상부 게이트 전극(140)의 양 측벽과 바닥면은 프리 하부 게이트 전극(130p)에 의해 덮일 수 있다,
도 29를 참고하면, 제1 상부 게이트 전극(140)의 측벽을 덮는 프리 하부 게이트 전극(130p)는 일부 제거되면서, 동시에, 제1 하부 게이트 전극(130)과 제1 상부 게이트 전극(140)과 제1 게이트 스페이서(150)의 내측벽 사이에 공간이 형성될 수 있다. 제1 상부 게이트 전극(140)은 제1 상부 게이트 전극의 하부(142)와 제1 상부 게이트 전극의 상부(144)를 포함할 수 있다.
제1 하부 게이트 전극(130)은 제1 상부 게이트 전극의 상부(144)를 노출시키고, 제1 상부 게이트 전극의 하부(142)의 측벽을 덮을 수 있다.
제1 하부 게이트 전극(130)은 건식 식각 공정 또는 습식 식각 공정을 이용하여 형성될 수 있다. 제1 상부 게이트 전극의 상부(144)와 오버랩되는 프리 하부 게이트 전극(130p)의 일부는 제1 상부 게이트 전극(140)에 대해 식각 선택비를 갖는 식각 가스 또는 식각 액체를 이용하여 제거될 수 있다.
예를 들어, 제1 하부 게이트 전극(130)은 TiN을 포함할 수 있고, 제1 상부 게이트 전극(140)은 W을 포함할 수 있다. 제1 상부 게이트 전극의 상부(144)와 오버랩되는 프리 하부 게이트 전극(130p)는 염소 기반의 식각 가스를 이용하여 제거될 수 있다.
도 30을 참고하면, 제1 상부 게이트 전극(140) 및 제1 하부 게이트 전극(130) 상에, 제1 트렌치(155)의 상부를 매립하는 캡핑막(172)를 형성할 수 있다. 캡핑막(172)은 제1 상부 게이트 전극(140)의 측벽과 제1 게이트 스페이서(150)의 내측벽 사이의 공간의 상부를 밀봉함으로써, 제1 에어갭 스페이서(160)은 캡핑막(172)의 하부에 형성될 수 있다. 캡핑막(172)는 제1 층간 절연막(182)의 최상면 상에 형성될 수 있다.
제1 에어갭 스페이서(160)는 제1 상부 게이트 전극의 상부(144)와 중첩되고, 제1 게이트 스페이서(150) 및 제1 상부 게이트 전극의 상부(144) 와 모두 접촉할 수 있다.
다시 도 2를 참고하면, 제1 층간 절연막(182)의 상면 상에 형성된 캡핑막(172)은 제1 층간 절연막(182)의 상면이 노출될 때까지 제거될 수 있고, 이를 통해, 제1 트렌치(155)의 상부를 채우는 제1 캡핑 패턴(170)이 형성될 수 있다.
다시 도 3을 참고하면, 제1 층간 절연막(182) 상에 제2 층간 절연막(184)을 형성할 수 있다. 제2 층간 절연막(184)은 제1 캡핑 패턴(170), 제1 게이트 스페이서(150)를 덮을 수 있다.
제2 층간 절연막(184) 및 제1 층간 절연막(182)을 관통하는 제1 컨택(180)이 형성될 수 있다. 제1 컨택(180)은 제1 게이트 스페이서(150)와 인접하게 형성될 수 있다. 제1 컨택(180)은 예를 들어, 자기 정렬 컨택 공정을 이용하여 형성될 수 있다. 제1 컨택(180)은 기판(100) 상에 형성된 소오스/드레인과 전기적으로 연결될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110,210,310,410: 게이트 절연막
120,220,320,420: 일함수 조절막 130,230,330,430: 하부 게이트 전극
140,240,340,440: 상부 게이트 전극
150,250,350,450: 게이트 스페이서
160,260,360,460: 에어갭 스페이서 405: 핀형 액티브 패턴

Claims (20)

  1. 기판 상에 서로 이격되고, 리세스를 정의하는 한쌍의 스페이서;
    상기 기판 상에, 상기 리세스 내의 하부 도전성 패턴;
    상기 리세스 내에, 상기 하부 도전성 패턴 상의 상부 도전성 패턴; 및
    상기 상부 도전성 패턴 상의 캡핑 패턴을 포함하고,
    상기 상부 도전성 패턴은 상기 상부 도전성 패턴의 측벽에 인접하는 상기 하부 도전성 패턴의 상면의 일부를 노출시키고,
    상기 한 쌍의 스페이서 중의 하나의 내측벽과, 상기 하부 도전성 패턴의 상면의 일부와, 상기 상부 도전성 패턴의 측벽은 공간(space)을 정의하고,
    상기 상부 도전성 패턴은 상기 하부 도전성 패턴에 대한 식각 선택비를 가지고,
    상기 캡핑 패턴이 상기 공간의 상부를 덮음으로써, 캐비티(cavity)는 상기 캡핑 패턴의 하부에 배치되는 반도체 장치.
  2. 제1 항에 있어서,
    상기 기판의 상면을 기준으로, 상기 상부 도전성 패턴의 최상면은 상기 한쌍의 스페이서의 최상면보다 낮은 반도체 장치.
  3. 제2 항에 있어서,
    상기 캡핑 패턴은 상기 리세스 내에 있는 반도체 장치.
  4. 제1 항에 있어서,
    상기 캐비티는 에어갭(air-gap)을 포함하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 캐비티 내에 절연 패턴을 더 포함하는 반도체 장치.
  6. 제5 항에 있어서,
    상기 절연 패턴은 SiCN, SiBCN 또는 SiOCN을 포함하는 반도체 장치.
  7. 제1 항에 있어서,
    상기 하부 도전성 패턴 및 상기 상부 도전성 패턴은 게이트 전극을 포함하고,
    상기 기판과 상기 게이트 전극 사이에 게이트 절연막을 더 포함하고,
    상기 게이트 절연막은 상기 한쌍의 스페이서 중 하나의 내측벽과 상기 게이트 전극의 측벽 사이에 연장되는 반도체 장치.
  8. 제7 항에 있어서,
    상기 하부 도전성 패턴의 최상면과 상기 게이트 절연막의 최상면은 동일 레벨에 있는 반도체 장치.
  9. 제7 항에 있어서,
    상기 기판과 상기 하부 도전성 패턴 사이에 일함수 조절 패턴을 더 포함하는 반도체 장치.
  10. 제9 항에 있어서,
    상기 일함수 조절 패턴의 상면은 리세스를 포함하는 반도체 장치.
  11. 제9 항에 있어서,
    상기 하부 도전성 패턴은 상기 일함수 조절 패턴의 전체 상면을 덮는 반도체 장치.
  12. 제9 항에 있어서,
    상기 일함수 조절 패턴은 상기 상부 도전성 패턴의 측벽의 일부와 바닥면 상에 컨포말하게 연장되는 반도체 장치.
  13. 제1 항에 있어서,
    상기 하부 도전성 패턴은 상기 상부 도전성 패턴의 측벽을 일부 감싸는 반도체 장치.
  14. 제1 항에 있어서,
    상기 한쌍의 스페이서 중 하나에 인접하고 상기 리세스의 외부에 있는 상기 기판 상의 도전성 영역과,
    상기 캡핑 패턴과, 상기 한쌍의 스페이서와, 상기 도전성 영역 상의 절연막과,
    상기 절연막을 관통하고, 상기 한쌍의 스페이서 중 하나 및 상기 도전성 영역과 접촉하는 도전성 패턴을 더 포함하는 반도체 장치.
  15. 제14 항에 있어서,
    상기 절연막은 상기 한쌍의 스페이서에 대한 식각 선택비를 갖는 반도체 장치.
  16. 제14 항에 있어서,
    상기 도전성 패턴은 상기 캡핑 패턴의 상면과 접촉하고,
    상기 절연막은 상기 캡핑 패턴에 대한 식각 선택비를 갖는 반도체 장치.
  17. 기판 상에 서로 이격되고, 리세스를 정의하는 한쌍의 스페이서;
    상기 기판 상에, 상기 리세스 내에 있고, 상부와 하부를 포함하고 도전성 패턴; 및
    상기 도전성 패턴 상에, 상기 리세스 내의 캡핑 패턴을 포함하고,
    상기 상부의 폭은 상기 하부의 폭보다 좁아, 상기 도전성 패턴의 상기 상부의 측벽과, 상기 한쌍의 스페이서 중 하나의 내측벽에 의해 공간(space)가 정의되고,
    상기 캡핑 패턴은 상기 공간의 상부를 덮음으로써, 캐비티(cavity)가 상기 캡핑 패턴 하부에 배치되는 반도체 장치.
  18. 기판 상에, 상부 도전성 패턴과 하부 도전성 패턴을 포함하는 도전성 패턴으로, 상기 하부 도전성 패턴은 상기 상부 도전성 패턴에 대한 식각 선택비를 갖고, 상기 상부 도전성 패턴과 상기 기판 사이에서 연장되는 도전성 패턴;
    상기 도전성 패턴의 측벽에 인접하는 상기 기판 상의 스페이서; 및
    상기 상부 도전성 패턴의 측벽과 상기 스페이서의 내측벽 사이의 캐비티; 및 상기 도전성 패턴 상의 캡핑 패턴을 포함하는 반도체 장치.
  19. 기판 상에 서로 이격되고, 리세스를 정의하는 한쌍의 스페이서;
    상기 기판 상에, 상기 리세스 내의 도전성 패턴으로, 상기 도전성 패턴의 최상면은 상기 기판의 상면을 기준으로 상기 한쌍의 스페이서의 최상면보다 낮은 도전성 패턴;
    상기 도전성 패턴 및 상기 한쌍의 스페이서 중 하나의 내측벽 사이에 있고, 오직 상기 도전성 패턴의 상부를 덮는 캐비티;
    상기 도전성 패턴 상에, 상기 리세스 내의 캡핑 패턴;
    상기 캡핑 패턴 및 상기 한쌍의 스페이서 상에 있고, 상기 한쌍의 스페이서에 대한 식각 선택비를 갖는 절연막; 및
    상기 절연막을 관통하고, 상기 한쌍의 스페이서 중 하나의 외측벽과 접촉하는 도전성 패턴을 포함하는 반도체 장치.
  20. 제1 방향으로 연장되는 핀을 포함하는 기판;
    상기 핀 상에서 교차하고, 상기 제1 방향과 다른 제2 방향으로 연장되는 게이트 전극;
    상기 게이트 전극 상에, 상기 제2 방향으로 연장되는 캡핑 패턴; 및
    상기 게이트 전극과 상기 캡핑 패턴 사이에, 상기 제2 방향으로 연장되는 캐비티(cavity)를 포함하는 반도체 장치.
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