KR20170033494A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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Abstract

본 발명의 실시예에 따른 반도체 장치는, 제1 방향으로 연장되는 활성 영역이 정의된 기판, 및 활성 영역과 교차하여 제2 방향으로 연장되며, 하부에 배치되는 제1 게이트 전극 및 제1 게이트 전극의 상부에 배치되는 제2 게이트 전극을 포함하는 게이트 전극을 포함한다. 제1 게이트 전극은 제1 방향에서 제1 길이를 갖고, 제2 게이트 전극은 제1 방향에서 제1 길이보다 작은 제2 길이를 갖는다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 장치의 집적도가 증가되고 있다. 반도체 장치의 고집적화 경향에 대응한 미세 패턴의 반도체 소자를 제조하는 데 있어서, 미세한 폭 또는 미세한 이격 거리를 가지는 패턴들을 구현하는 것이 요구된다. 또한, 평면형(planar) MOSFET(metal oxide semiconductor FET)이 갖는 소자 특성의 한계를 극복하기 위하여, 3차원 구조의 채널을 구비하는 FinFET을 포함하는 반도체 장치를 개발하기 위한 노력이 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 전기적 특성 및 신뢰성이 향상된 반도체 장치 및 반도체 장치의 제조 방법을 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 제1 방향으로 연장되는 활성 영역이 정의된 기판, 및 상기 활성 영역과 교차하여 제2 방향으로 연장되며, 하부에 배치되는 제1 게이트 전극 및 상기 제1 게이트 전극의 상부에 배치되는 제2 게이트 전극을 포함하는 게이트 전극을 포함하고, 상기 제1 게이트 전극은 상기 제1 방향에서 제1 길이를 갖고, 상기 제2 게이트 전극은 상기 제1 방향에서 상기 제1 길이보다 작은 제2 길이를 갖는다.
일 예로, 상기 제1 및 제2 게이트 전극은 서로 다른 물질을 포함할 수 있다.
일 예로, 상기 제2 게이트 전극은 상기 제1 게이트 전극보다 비저항이 작은 물질을 포함할 수 있다.
일 예로, 상기 제2 게이트 전극의 양 측면에서, 상기 제1 게이트 전극 상에 배치되는 제1 스페이서들을 더 포함할 수 있다.
일 예로, 상기 제1 스페이서들의 측면에 배치되어 상기 제2 게이트 전극의 측면 상으로 연장되는 제2 스페이서들을 더 포함할 수 있다.
일 예로, 상기 제2 스페이서들의 내측면들은 절곡부 없이 편평하게 상기 기판으로부터 상부로 연장될 수 있다.
일 예로, 상기 제1 스페이서들은 상기 제2 스페이서들보다 유전율이 낮은 물질로 이루어질 수 있다.
일 예로, 상기 제1 게이트 전극의 측면 및 하면을 둘러싸도록 배치되는 게이트 유전층을 더 포함할 수 있다.
일 예로, 상기 게이트 유전층의 상면은 상기 제2 게이트 전극의 상면보다 낮게 위치할 수 있다.
일 예로, 상기 제2 게이트 전극의 양 측면에서, 상기 제1 게이트 전극 상에 배치되는 제1 스페이서들을 더 포함하고, 상기 제2 길이와 상기 제2 게이트 전극의 양 측면에서의 상기 제1 스페이서들의 길이를 합한 값은, 상기 제1 길이와 상기 제1 게이트 전극의 양 측면에서의 상기 게이트 유전층의 길이를 합한 값과 동일할 수 있다.
일 예로, 상기 제1 게이트 전극은 복수의 층들을 포함하고, 상기 복수의 층들 중 적어도 하나는, 상기 기판과 수평으로 연장되는 제1 영역 및 상기 제1 영역의 양 가장자리에서 상기 기판과 수직하게 연장되는 제2 영역들을 포함할 수 있다.
일 예로, 상기 복수의 층들 중 적어도 하나는, 상기 제1 및 제2 영역의 안쪽에서 라인 형상으로 연장될 수 있다.
일 예로, 상기 제2 게이트 전극은 상기 복수의 층들 중 적어도 하나와 동일한 물질로 이루어질 수 있다.
일 예로, 상기 게이트 전극의 양측에서 상기 활성 영역 상에 배치되며, 실리콘 게르마늄(SiGe) 에피택셜층으로 이루어진 소스/드레인 영역, 및 상기 소스/드레인 영역 상에 배치되는 콘택 플러그들을 더 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 활성 영역이 정의된 기판, 상기 활성 영역과 교차하며, 상기 기판 상에 배치되는 제1 게이트 전극 및 상기 제1 게이트 전극보다 짧은 길이로 상기 제1 게이트 전극 상에 배치되는 제2 게이트 전극을 포함하는 게이트 전극, 및 상기 제2 게이트 전극의 양 측면에서, 상기 제1 게이트 전극 상에 배치되는 제1 스페이서들을 포함한다.
일 예로, 상기 게이트 전극의 양 측면 상에 배치되는 제2 스페이서들을 더 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치의 제조 방법은, 기판 상에 개구부를 갖는 절연층을 형성하는 단계, 상기 개구부 내에 도전성 물질을 매립하여 도전성 라인을 형성하는 단계, 상기 도전성 라인을 상면으로부터 일부 제거하여 제1 게이트 전극을 형성하는 단계, 상기 제1 게이트 전극 상에 상기 제1 게이트 전극의 상면의 일부를 덮는 제2 게이트 전극을 형성하는 단계를 포함한다.
일 예로, 상기 제1 및 제2 게이트 전극은 서로 다른 물질을 포함할 수 있다.
일 예로, 상기 도전성 라인을 형성하는 단계 이전에, 상기 개구부 내에서, 상기 기판의 상면 및 상기 절연층의 양 측벽들을 덮는 게이트 유전층을 형성하는 단계를 더 포함하고, 상기 게이트 유전층의 일부는 상기 도전성 라인과 함께 제거될 수 있다.
일 예로, 상기 제1 게이트 전극 상에서 상기 절연층의 양 측벽들에 제1 스페이서들을 형성하는 단계를 더 포함하고, 상기 제2 게이트 전극은 상기 제1 스페이서들 사이에 도전성 물질을 매립하여 형성할 수 있다.
일 예로, 상기 절연층을 형성하는 단계는, 상기 기판 상에 희생 게이트 구조물을 형성하는 단계, 상기 희생 게이트 구조물을 둘러싸는 상기 절연층을 형성하는 단계, 및 상기 희생 게이트 구조물을 상기 절연층에 대하여 선택적으로 제거하는 단계를 포함할 수 있다.
일 예로, 상기 기판 내에 핀 형태의 활성 영역을 정의하는 소자분리층을 형성하는 단계, 상기 희생 게이트 구조물의 양 측에서, 상기 활성 영역을 일부 제거하는 단계, 및 상기 활성 영역에 일부 제거된 영역에, 소스/드레인 영역을 형성하는 단계를 더 포함할 수 있다.
일 예로, 상기 절연층은 상기 희생 게이트 구조물의 측벽에 형성되는 제2 스페이서들 및 상기 소스/드레인 영역을 덮는 층간 절연층을 포함할 수 있다.
일 예로, 상기 제1 및 제2 게이트 전극들은 상기 제2 스페이서들 사이에 형성될 수 있다.
서로 다른 길이를 가지며 상하로 배치되는 제1 및 제2 게이트 전극을 포함함으로써, 전기적 특성 및 신뢰성이 향상된 반도체 장치 및 반도체 장치의 제조 방법이 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 도시하는 사시도이다.
도 2a 및 도 2b는 도 1의 반도체 장치를 각각 절단선 A-A' 및 B-B'를 따라서 절단한 단면도이다.
도 3 내지 도 6은 예시적인 실시예들에 따른 반도체 장치를 도시하는 사시도들이다.
도 7a 내지 도 7l은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 8a 내지 도 8c는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 9a 내지 도 9c는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 10a 및 도 10b는 예시적인 실시예들에 따른 반도체 장치의 평면도 및 단면도이다.
도 11은 예시적인 실시예들에 따른 반도체 장치를 포함하는 SRAM 셀의 회로도이다.
도 12는 예시적인 실시예들에 따른 반도체 장치를 포함하는 저장 장치를 나타낸 블록도이다.
도 13은 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 14는 예시적인 실시예들에 따른 반도체 장치를 포함하는 시스템을 보여주는 개략도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
본 발명의 실시예는 여러 가지 다른 형태로 변형되거나 여러 가지 실시예가 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시예로 한정되는 것은 아니다. 또한, 본 발명의 실시예는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위해 사용된 것이며, 본 발명을 한정하기 위한 것이 아니다. 단수의 표현은 문맥상 명백하게 다르게 지적하는 것이 아니라면, 복수의 표현을 포함한다. 본 명세서에서 사용되는 경우 "포함하다", "구비하다", 또는 "가지다" 등과 같은 용어는 명세서에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들의 조합이 존재함을 특정하려는 것이며, 하나 이상의 다른 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들의 조합의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 해석되어야 한다. 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다.　 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다.　 따라서, 이하 상술할 제1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 도시하는 사시도이다. 도 2a 및 도 2b는 도 1의 반도체 장치를 각각 절단선 A-A' 및 B-B'를 따라서 절단한 단면도이다. 설명의 편의를 위하여, 도 1에서는 주요 구성요소만을 도시하였으며, 예를 들어, 도 2a 및 도 2b의 층간 절연층(170)을 생략하고 도시하였다.
도 1 내지 도 2b를 참조하면, 반도체 장치(100)는, 기판(101), 활성 핀들(105), 소스/드레인 영역들(110), 게이트 유전층(140), 게이트 전극(150) 및 콘택 플러그들(180)을 포함할 수 있다. 반도체 장치(100)는, 소자 분리층들(107), 제1 및 제2 스페이서들(162, 164) 및 층간 절연층(170)을 더 포함할 수 있다.
본 실시예의 반도체 장치(100)는 활성 핀들(105)이 핀(fin) 구조를 갖는 트랜지스터인 FinFET일 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, 에피택셜 층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
소자 분리층들(107)은 기판(101)에서 활성 핀들(105)을 정의할 수 있다. 소자 분리층들(107)은 절연 물질로 이루어질 수 있다. 소자 분리층들(107)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 소자 분리층들(107)은 예를 들어, 산화물, 질화물 또는 그들의 조합일 수 있다.
활성 핀들(105)은 기판(101) 내에서 소자 분리층들(107)에 의해 정의되며, 제1 방향, 예를 들어 y 방향으로 연장되도록 배치될 수 있다. 활성 핀들(105)은 기판(101)으로부터 돌출된 활성 핀의 구조를 가질 수 있다. 활성 핀들(105)은 기판(101)의 일부로 이루어질 수도 있고, 기판(101)으로부터 성장된 에피택셜층을 포함할 수도 있다. 다만, 게이트 전극(150)의 측면에서는 기판(101) 상의 활성 핀들(105)이 리세스되고 소스/드레인 영역들(110)이 배치될 수 있다.
소스/드레인 영역들(110)은 게이트 전극(150)의 양측에서, 활성 핀들(105) 상에 배치될 수 있다. 소스/드레인 영역들(110)은 반도체 장치(100)의 소스 영역 또는 드레인 영역으로 제공될 수 있다. 소스/드레인 영역들(110)은 상면이 게이트 전극(150)의 하면보다 높게 위치하는 엘리베이티드(elevated) 소스/드레인 형태일 수 있다. 본 실시예에서, 소스/드레인 영역들(110)은 오각형 형상으로 도시되었으나, 소스/드레인 영역들(110)은 다양한 형상을 가질 수 있으며, 예를 들어, 다각형, 원형 및 직사각형 중 어느 하나의 형상을 가질 수 있다. 소스/드레인 영역들(110)은 세 개의 활성 핀들(105) 상에서 서로 연결된 또는 합쳐진(merged) 구조를 가질 수 있다. 다만, 연결되는 활성 핀들(105)의 개수는 도시된 것에 한정되지 않으며, 예시적인 실시예들에서 활성 핀들(105)은 서로 연결되지 않고 이격되어 배치될 수도 있다.
소스/드레인 영역들(110)은 예를 들어, 실리콘 또는 실리콘 게르마늄(SiGe)을 포함할 수 있다. 특히, 소스/드레인 영역들(110)은 에피택셜층으로 이루어질 수 있다. 예를 들어, 소스/드레인 영역들(110)이 실리콘 게르마늄(SiGe)을 포함하는 경우, 실리콘(Si)으로 이루어진 활성 핀(105)의 일 영역인 반도체 장치(100)의 채널 영역에 응력을 가하여 정공의 이동도(mobility)를 향상시킬 수 있다. 예시적인 실시예들에서, 소스/드레인 영역들(110)은 서로 다른 농도의 원소 및/또는 도핑 원소를 포함하는 복수의 영역들을 포함할 수 있다.
게이트 유전층(140) 및 게이트 전극(150)은 활성 핀들(105)의 상부에서 활성 핀들(105)과 교차하도록 배치될 수 있다. 게이트 전극(150)은 상하로 배치되는 제1 및 제2 게이트 전극(152, 154)을 포함할 수 있다.
게이트 유전층(140)은 활성 핀들(105)과 제1 게이트 전극(152)의 사이에 배치될 수 있으며, 제1 게이트 전극(152)의 하면 및 양 측면들을 덮도록 배치될 수 있다. 예시적인 실시예들에서, 게이트 유전층(140)은 제1 게이트 전극(152)의 하면에만 형성될 수도 있다.
게이트 유전층(140)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다.
게이트 전극(150)은 x 방향으로 연장하는 라인 형태를 가질 수 있다. 제1 및 제2 게이트 전극(152, 154)은 순차적으로 게이트 유전층(140) 상에 배치될 수 있다. 제1 및 제2 게이트 전극(152, 154)과 교차되는 활성 핀들(105)에는 트랜지스터의 채널 영역이 형성될 수 있다.
하부에 배치된 제1 게이트 전극(152)은 상기 채널 영역의 길이 방향인 y 방향에서 제1 길이(L1)를 가지고, 상부에 배치된 제2 게이트 전극(154)은 제1 길이(L1)보다 작은 제2 길이(L2)를 가질 수 있다. 제1 길이(L1)는 단채널 효과(short channel effect), 집적도 등을 고려하여 선택될 수 있으며, 제2 길이(L2)는 저항 및 커패시턴스 등을 고려하여 선택될 수 있다. 본 실시예에서, 콘택 플러그들(180)의 일부와 동일한 높이에 배치되는 제2 게이트 전극(154)의 제2 길이(L2)를 제1 길이(L1)보다 짧게 함으로써, 콘택 플러그들(180)과의 이격 거리를 확보하여, 콘택 플러그들(180)과 제2 게이트 전극(154)의 사이에 발생하는 커패시턴스(capacitance)를 감소시킬 수 있다.
기판(101)의 상면으로부터 제1 게이트 전극(152)의 상면까지의 높이인 제1 높이(H1) 및 제2 게이트 전극(154)의 높이인 제2 높이(H2)는 실시예들에서 다양하게 선택될 수 있다. 콘택 플러그들(180)과의 이격 거리를 증가시키기 위하여, 제1 게이트 전극(152)과 제2 게이트 전극(154)의 경계면은 콘택 플러그들(180)의 하면과 동일하거나 낮게 위치할 수 있으나, 이에 한정되는 것은 아니다. 도 2a에 도시된 것과 같이, 활성 핀들(105)과 교차하는 상부에서, 활성 핀(105)의 상면으로부터 제1 게이트 전극(152)의 상면까지의 높이인 제3 높이(H3)는 제1 높이(H1)보다 작을 수 있다. 활성 핀들(105)과 교차하는 상부에서, 제2 게이트 전극(154)의 높이인 제4 높이(H4)는 제2 높이(H2)와 동일할 수 있으나, 이에 한정되지는 않는다.
제1 및 제2 게이트 전극(152, 154)은 서로 다른 물질을 포함할 수 있다. 제1 게이트 전극(152)은 목적하는 문턱 전압(threshold voltage)을 고려하여, 적절한 일함수(work function)를 갖는 물질로 이루어질 수 있다. 제1 게이트 전극(152)은 예를 들어, 티타늄 질화막(TiN), 티타늄 알루미늄 탄화막(TiAlC), 또는 텅스텐(W)을 포함할 수 있다. 제2 게이트 전극(154)은 게이트 전극(150) 전체의 저항을 고려하여, 작은 비저항을 갖는 물질로 이루어질 수 있으며, 예를 들어, 제1 게이트 전극(152)보다 작은 비저항을 갖는 물질로 이루어질 수 있다. 제2 게이트 전극(154)은 예를 들어, 알루미늄(Al), 텅스텐(W), 구리(Cu) 또는 몰리브덴(Mo) 등을 포함할 수 있다. 예시적인 실시예들에서, 제1 및 제2 게이트 전극(152, 154) 각각은 복수의 층들로 이루어질 수도 있다.
제1 및 제2 스페이서들(162, 164)은 게이트 전극(150)의 양 측면 상에 배치될 수 있다. 제1 및 제2 스페이서들(162, 164)은 소스/드레인 영역들(110)과 게이트 전극(150)을 절연시킬 수 있다.
제1 스페이서(162)는 제2 게이트 전극(154)의 측면에 접촉되어 배치되며, 게이트 유전층(140)과 제1 게이트 전극(152) 상에 배치될 수 있다. 제1 스페이서(162)는 상대적으로 작은 길이를 갖는 제2 게이트 전극(154)으로 인하여, 제2 게이트 전극(154)으로 덮이지 않는 제1 게이트 전극(152)의 상면을 덮도록 배치될 수 있다.
제2 스페이서(164)는 게이트 전극(150) 전체의 측면 상에 배치될 수 있으며, 제1 스페이서(162)와 게이트 유전층(140)의 측면에 접촉되어 배치될 수 있다. 제2 스페이서(164)는 수직하게 연장될 수 있으며, 제2 스페이서(164)의 내측벽 또는 내측면은 절곡부 없이 편평한 면일 수 있다.
제1 및 제2 스페이서들(162, 164)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 다층막으로 이루어질 수도 있다. 특히, 제1 및 제2 스페이서들(162, 164) 중 적어도 하나는 저유전율(low-k) 물질을 포함할 수 있다. 상기 저유전율 물질은, 예를 들어, 폴리이미드(polyimide), PAE(polyarylene ether), SiLK™, HSQ(hydrogen silsesquioxane), MSQ(methyl silsesquioxane), Black Diamond™, FSG(fluorine-doped silicate glass), HSQ(HydrogenSilsesQuioxane), MSQ(Methyl SilsesQuioxane) 등을 포함할 수 있다. 이 경우, 제2 게이트 전극(154)과 콘택 플러그들(180)의 사이의 커패시턴스가 더욱 감소될 수 있다.
이와 같이, 본 실시예의 게이트 전극(150)은 서로 다른 길이를 갖는 제1 및 제2 게이트 전극(152, 154)을 포함함으로써, 각각의 길이 및 물질을 조절하여 반도체 장치(100)의 특성을 확보할 수 있다. 특히, 제2 게이트 전극(154)과 콘택 플러그들(180)의 사이의 거리를 증가시키고, 제2 게이트 전극(154)과 콘택 플러그들(180) 사이에 배치되는 층의 유전율을 낮춤으로써 기생 커패시턴스를 최소화할 수 있어, RC 지연을 최소화하고 동작 속도와 같은 전기적 특성을 확보할 수 있다. 또한, 제2 게이트 전극(154)과 콘택 플러그들(180) 사이의 전기적 단락과 같은 불량이 발생하는 것도 방지할 수 있다.
콘택 플러그들(180)은 소스/드레인 영역들(110) 상에 배치되며, 소스/드레인 영역들(110)에 신호가 인가되도록 반도체 장치(100)의 도시되지 않은 배선 라인과 같은 다른 구성 요소와 전기적으로 연결될 수 있다. 콘택 플러그들(180)은 게이트 전극(150)의 연장 방향, 즉 x 방향을 따라 연장된 세장형(elongated) 형상을 가질 수 있으며, 직사각형 또는 타원형 등의 형상을 가질 수 있다.
콘택 플러그들(180)은 층간 절연층(170)을 관통하여 소스/드레인 영역들(110)과 연결될 수 있다. 콘택 플러그들(180)은 소스/드레인 영역(110)의 일부를 리세스하며 소스/드레인 영역(110)과 연결될 수 있으나, 이에 한정되지는 않는다.
예시적인 실시예들에서, 콘택 플러그들(180)은 소스/드레인 영역(110)과 접촉하는 하면에 배치되는 확산 방지층 및/또는 실리사이드층을 포함할 수 있다. 상기 실리사이드층은 콘택 플러그들(180)을 이루는 물질의 일부가 소스/드레인 영역(110)에 의해 실리사이드화되어 형성된 층일 수 있다. 콘택 플러그들(180)은 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 알루미늄(Al), 구리(Cu), 텅스텐(W), 몰리브데늄(Mo) 등과 같은 도전성 물질을 포함할 수 있다.
층간 절연층(170)은 제1 및 제2 층간 절연층(172, 174)을 포함할 수 있으며, 기판(101), 소스/드레인 영역들(110) 및 게이트 전극(150)을 덮도록 배치될 수 있다. 제1 층간 절연층(172)의 높이는 게이트 전극(150)의 높이와 실질적으로 동일할 수 있다. 다만, 제1 및 제2 층간 절연층(172, 174)은 공정 상에서 구별되는 층들로, 상대적인 높이 및 경계면의 위치는 도면에 도시된 것에 한정되지 않는다. 다른 실시예에서, 제1 및 제2 층간 절연층(172, 174)은 하나의 층으로 이루어질 수도 있다.
제1 및 제2 층간 절연층(172, 174)은 절연성 물질로 이루어질 수 있으며, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 예시적인 실시예들에서, 제1 층간 절연층(172)은 저유전율 물질을 포함할 수도 있다.
도 3 내지 도 6은 예시적인 실시예들에 따른 반도체 장치를 도시하는 사시도들이다.
도 3을 참조하면, 반도체 장치(100a)는, 기판(101), 활성 핀들(105), 소스/드레인 영역들(110), 게이트 유전층(140), 게이트 전극(150a) 및 콘택 플러그들(180)을 포함할 수 있다. 반도체 장치(100a)는, 소자 분리층들(107) 및 제1 및 제2 스페이서들(162, 164)을 더 포함할 수 있다.
게이트 전극(150a)은 제1 게이트 전극(152A, 152B) 및 제2 게이트 전극(154)을 포함할 수 있다. 제1 및 제2 게이트 전극(152A, 152B, 154)은 순차적으로 게이트 유전층(140) 상에 배치될 수 있다.
본 실시예에서, 제1 게이트 전극(152A, 152B)은 두 개의 층들(152A, 152B)로 이루어질 수 있다. 하부의 제1 층(152A)은 게이트 유전층(140)을 따라 상부의 제2 층(152B)의 하면 및 측면에 배치될 수 있다. 제2 층(152B)은 제1 층(152A) 내측의 공간을 채우며 제1 층(152A) 및 게이트 유전층(140)과 공면인 상면을 갖도록 배치될 수 있다.
제2 게이트 전극(154)은 제1 게이트 전극(152A, 152B) 상에 배치되며, y 방향에서 제1 게이트 전극(152A, 152B) 전체의 길이보다 작은 길이를 가질 수 있다. 예를 들어, 제2 게이트 전극(154)은 제2 층(152B)보다는 긴 길이를 가질 수 있으나, 이에 한정되지는 않는다.
제1 게이트 전극(152A, 152B) 및 제2 게이트 전극(154)은 서로 다른 물질을 포함할 수 있다. 제2 층(152B)은 제1 층(152A)보다 비저항이 작은 물질로 이루어질 수 있다. 제2 게이트 전극(154)은 제1 및 제2 층들(152A, 152B) 중 적어도 하나보다 비저항이 작은 물질로 이루어질 수 있다.
도 4를 참조하면, 반도체 장치(100b)는, 기판(101), 활성 핀들(105), 소스/드레인 영역들(110), 게이트 유전층(140), 게이트 전극(150b) 및 콘택 플러그들(180)을 포함할 수 있다. 반도체 장치(100b)는, 소자 분리층들(107) 및 제1 및 제2 스페이서들(162, 164)을 더 포함할 수 있다.
게이트 전극(150b)은 제1 게이트 전극(152A', 152B') 및 제2 게이트 전극(154)을 포함할 수 있다. 제1 및 제2 게이트 전극(152A', 152B', 154)은 순차적으로 게이트 유전층(140) 상에 배치될 수 있다.
본 실시예에서, 제1 게이트 전극(152A', 152B')은 두 개의 층들(152A', 152B')로 이루어질 수 있다. 하부의 제1 층(152A')은 게이트 유전층(140)을 따라 상부의 제2 층(152B')의 하면 및 측면에 배치될 수 있다. 제2 층(152B')은 제2 게이트 전극(154)과 연결되도록 배치될 수 있다. 즉, 제2 층(152B')은 y 방향에서 제2 게이트 전극(154)과 동일한 길이로 형성될 수 있다. 제2 층(152B')은 제2 게이트 전극(154)과 동일한 물질로 이루어질 수 있으며, 제2 게이트 전극(154)과 연속적인 하나의 층으로 형성될 수 있으나, 이에 한정되지는 않는다.
제1 및 제2 층(152A', 152B')은 서로 다른 물질을 포함할 수 있다. 제2 층(152B') 및 제2 게이트 전극(154)은 제1 층(152A')보다 비저항이 작은 물질로 이루어질 수 있다.
도 5를 참조하면, 반도체 장치(100c)는, 기판(101), 활성 핀들(105), 소스/드레인 영역들(110), 게이트 유전층(140), 게이트 전극(150c) 및 콘택 플러그들(180)을 포함할 수 있다. 반도체 장치(100c)는, 소자 분리층들(107) 및 제1 및 제2 스페이서들(162a, 164)을 더 포함할 수 있다.
게이트 전극(150c)은 제1 게이트 전극(152) 및 제2 게이트 전극(154a)을 포함할 수 있다. 제1 및 제2 게이트 전극(152, 154a)은 순차적으로 게이트 유전층(140) 상에 배치될 수 있다.
본 실시예에서, 제2 게이트 전극(154a)의 측면에 배치되는 제1 스페이서(162a)는 제2 게이트 전극(154a)과 접촉하는 측면이 곡면일 수 있다. 이에 따라, 제2 게이트 전극(154a)은 상면에서의 길이(L5)가 하면에서의 길이(L6)보다 길 수 있다. 다만, 이와 같은 제1 스페이서(162a)의 형상은 예시적인 것으로, 실시예들에서 제1 스페이서(162a)는 z 방향을 따라 폭이 변화하는 다양한 형상을 가질 수 있다. 이에 따라, 제1 스페이서들(162a) 사이의 공간을 채우도록 배치되는 제2 게이트 전극(154a)도 다양한 형상을 가질 수 있다.
도 6을 참조하면, 반도체 장치(100d)는, 기판(101), 활성 핀들(105), 소스/드레인 영역들(110), 게이트 유전층(140a), 게이트 전극(150) 및 콘택 플러그들(180)을 포함할 수 있다. 반도체 장치(100d)는, 소자 분리층들(107) 및 제1 및 제2 스페이서들(162, 164)을 더 포함할 수 있다.
본 실시예에서, 게이트 유전층(140a)은 게이트 유전층(140)은 활성 핀들(105)과 제1 게이트 전극(152)의 사이에 배치될 수 있으며, 제1 게이트 전극(152) 및 제1 스페이서(162)의 양 측면들을 덮도록 배치될 수 있다. 게이트 유전층(140a)은 도 1의 실시예에서와 달리, 상면이 제1 게이트 전극(152)과 공면을 이루는 것이 아니라, 상부로 연장되어 제1 스페이서(162) 및 제2 게이트 전극(154)과 공면을 이룰 수 있다.
도 7a 내지 도 7l은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 7a를 참조하면, 기판(100)을 패터닝하여 활성 핀(105)을 정의하는 트렌치(TI)를 형성할 수 있다.
먼저, 기판(100) 상에 패드 산화물 패턴(122) 및 마스크 패턴(124)을 형성할 수 있다. 패드 산화물 패턴(122)은 활성 핀(105)의 상면을 보호하기 위한 층일 수 있으며, 실시예에 따라 생략될 수도 있다. 마스크 패턴(124)은 기판(100)을 패터닝하기 위한 마스크층으로, 실리콘 질화물, 탄소 함유물 등을 포함할 수 있다. 마스크 패턴(124)은 다층 구조로 이루어질 수도 있다.
패드 산화물 패턴(122) 및 마스크 패턴(124)을 이용하여 기판(100)을 이방성 식각하여 트렌치(TI)를 형성할 수 있다. 트렌치(TI)는 높은 종횡비를 가지므로, 하부로 갈수록 폭이 좁아질 수 있으며, 이에 따라 활성 핀(105)은 상부로 갈수록 좁아지는 형상을 가질 수 있다.
도 7b를 참조하면, 트렌치(TI)를 매립하는 소자 분리층(107)을 형성할 수 있다.
먼저, 트렌치(TI)를 절연성 물질로 매립한 후 평탄화하는 공정이 수행될 수 있다. 평탄화 공정 중에 패드 산화물 패턴(122) 및 마스크 패턴(124)의 적어도 일부가 제거될 수 있다. 다른 실시예에서, 트렌치(TI) 내에 상대적으로 얇은 라이너층을 먼저 형성한 후 트렌치(TI)를 매립할 수도 있다.
다음으로, 트렌치(TI)를 매립한 상기 절연성 물질을 일부 제거함으로써 활성 핀(105)이 기판(101) 상으로 돌출되도록 하는 공정이 수행될 수 있다. 이러한 공정은, 예를 들어, 패드 산화물 패턴(122)의 적어도 일부를 식각 마스크로 이용하는 습식 식각 공정으로 수행될 수 있다. 이에 의해, 활성 핀(105)이 상부로 소정 높이(H5)만큼 돌출될 수 있으며, 돌출되는 높이(H5)는 다양하게 변화될 수 있다. 식각 중에, 패드 산화물 패턴(122)도 함께 제거될 수 있다.
도 7c를 참조하면, 활성 핀들(105)과 교차하여 연장되는 제1 및 제2 희생층들(132, 135) 및 제2 스페이서(164)를 형성할 수 있다.
제1 및 제2 희생층들(132, 135)은 후속에서 도 1과 같이 게이트 유전층(140) 및 게이트 전극(150)이 형성될 영역에 형성되는 희생 게이트 구조물일 수 있다. 제1 및 제2 희생층들(132, 135)은 예를 들어, 마스크 패턴층(136)을 이용하여 식각 공정을 수행함으로써 형성할 수 있다.
제1 및 제2 희생층들(132, 135)은 각각 절연층 및 도전층일 수 있으나, 이에 한정되지는 않으며, 제1 및 제2 희생층들(132, 135)이 하나의 층으로 이루어질 수도 있다. 예를 들어, 제1 희생층(132)은 실리콘 산화물을 포함할 수 있으며, 제2 희생층(135)은 폴리 실리콘을 포함할 수 있다.
제2 스페이서(164)는 제1 및 제2 희생층들(132, 135) 및 마스크 패턴층(136)의 양 측면에 형성될 수 있다. 제2 스페이서(164)는 제1 및 제2 희생층들(132, 135) 및 마스크 패턴층(136)의 상부에 균일한 두께의 막을 형성한 후 이를 이방성 식각하여 형성할 수 있다. 예시적인 실시예들에서, 제2 스페이서(164)는 복수의 막을 적층한 구조를 가질 수도 있다. 제2 스페이서(164)의 형성 시, 활성 핀들(105)의 측면에도 제3 스페이서(166)가 형성될 수 있다.
도 7d를 참조하면, 제2 스페이서(164)의 양측에서 활성 핀들(105)을 선택적으로 제거할 수 있다.
제2 스페이서(164)의 양측에서 활성 핀들(105)을 제거함으로써 리세스가 형성될 수 있다. 상기 리세스는 별도의 마스크층을 형성하거나, 마스크 패턴층(136) 및 제2 스페이서(164)를 마스크로 이용하여 활성 핀(105)의 일부를 식각함으로써 형성할 수 있다. 상기 리세스는 예를 들어, 건식 식각 공정과 습식 식각 공정을 순차적으로 적용하여 형성할 수 있다. 선택적으로, 상기 리세스의 형성 후, 별도의 공정을 통해 리세스된 활성 핀(105)의 표면을 큐어링(curing)하는 공정이 수행될 수도 있다. 본 실시예에서, 리세스된 활성 핀(105)의 상면은 소자 분리층(107)의 상면과 동일한 레벨인 것으로 도시되었으나, 이에 한정되지 않는다. 다른 실시예에서, 리세스된 활성 핀(105)의 상면은 소자 분리층(107)의 상면보다 높거나 낮을 수 있다.
상기 리세스의 형성 전 또는 형성 후에, 더미 게이트 전극(135) 양측의 활성 핀(105)에 불순물을 주입하는 공정이 수행될 수 있다. 불순물 주입 공정은 마스크 패턴층(136) 및 제2 스페이서(164)를 마스크로 이용하여 수행될 수 있다.
도 7e를 참조하면, 제2 스페이서(164) 양측의 리세스된 활성 핀(105) 상에 소스/드레인 영역(110)을 형성할 수 있다.
소스/드레인 영역(110)은, 예를 들어 선택적 에피택셜 성장(Selective Epitaxial Growth, SEG) 공정을 이용하여 형성할 수 있다. 소스/드레인 영역(110)은 예를 들어, 실리콘 게르마늄(SiGe)층일 수 있다. 실리콘(Si)으로 이루어진 활성 핀(105) 상에 실리콘 게르마늄(SiGe)이 성장되는 경우, 반도체 장치의 채널 영역에 압축 응력이 발생될 수 있다. 따라서, 예시적인 실시예들에서, 활성 핀(105)과의 격자 상수 차이에 의한 결함 발생을 감소시키기 위한 버퍼층으로서, 상대적으로 낮은 농도의 게르마늄(Ge)을 포함하는 영역을 하부에 먼저 형성할 수도 있다. 소스/드레인 영역(110)의 성장 중에 붕소(B)와 같은 불순물이 인-시추(in-situ)로 도핑되거나, 성장 후에 별도로 주입될 수 있다.
소스/드레인 영역(110)은 각각의 활성 핀(105) 상에 성장된 영역들이 성장 과정에서 서로 연결되어 도 7e에 도시된 것과 같은 형상을 가질 수 있다. 소스/드레인 영역(110)은 성장 과정에서 결정학적으로 안정적인 면을 따라 성장되어 도시된 것과 같은 오각형 또는 육각형의 형상을 가질 수 있으나, 이에 한정되지는 않는다.
도 7f를 참조하면, 소스/드레인 영역(110) 상에 제1 층간 절연층(172)을 형성할 수 있다.
제1 층간 절연층(172)은, 마스크 패턴층(136), 제2 스페이서(162) 및 소스/드레인 영역(110)을 덮도록 절연 물질을 증착한 후, 평탄화 공정을 통해 제2 희생층(135)의 상면이 노출되도록 함으로써 형성될 수 있다. 따라서, 본 단계에서 마스크 패턴층(136)이 제거될 수 있다.
제1 층간 절연층(172)은, 예를 들어, 산화물, 질화물 및 산질화물 중 적어도 하나를 포함할 수 있으며, 저유전율 물질을 포함할 수 있다.
도 7g를 참조하면, 희생 게이트 구조물인 제1 및 제2 희생층들(132, 135)을 제거할 수 있다.
제1 및 제2 희생층들(132, 135)은 하부의 소자 분리층(107) 및 활성 핀들(105)에 대하여 선택적으로 제거되어, 소자 분리층(107) 및 활성 핀들(105)을 노출시키는 제1 개구부(E1)가 형성될 수 있다.
제1 및 제2 희생층들(132, 135)의 제거 공정은, 건식 식각 공정 및 습식 식각 공정 중 적어도 하나를 이용할 수 있다.
도 7h를 참조하면, 제1 개구부(E1) 내에 예비 게이트 유전층(140P) 및 예비 제1 게이트 전극(152P)을 형성할 수 있다.
예비 게이트 유전층(140P)은 제1 개구부(E1)의 측벽 및 하면을 따라 실질적으로 컨포멀하게 형성될 수 있다. 예비 게이트 유전층(140P)은 도 1의 게이트 유전층(140)을 이루게 되는 층으로, 산화물, 질화물 또는 고유전율 물질을 포함할 수 있다.
예비 제1 게이트 전극(152P)은 예비 게이트 유전층(140P) 안쪽의 공간을 채우도록 형성될 수 있다. 예비 제1 게이트 전극(152P)은 도 1의 제1 게이트 전극(152)을 이루게 되는 층으로, 금속 또는 반도체 물질을 포함할 수 있다. 도 3의 실시예의 반도체 장치(100a)의 경우, 본 단계에서, 복수의 층들로 이루어진 예비 제1 게이트 전극(152P)을 형성함으로써 제조될 수 있다.
예비 게이트 유전층(140P) 및 예비 제1 게이트 전극(152P)을 형성한 후, 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 이용하여 제1 층간 절연층(172) 상에 잔존하는 물질을 제거할 수 있다.
도 7i를 참조하면, 예비 게이트 유전층(140P) 및 예비 제1 게이트 전극(152P)의 상부 일부를 제거하여 게이트 유전층(140) 및 제1 게이트 전극(152)을 형성할 수 있다.
예비 게이트 유전층(140P) 및 예비 제1 게이트 전극(152P)은 제2 스페이서(164) 및 제1 층간 절연층(172)에 대하여 선택적으로 제거될 수 있다. 예비 게이트 유전층(140P) 및 예비 제1 게이트 전극(152P)은 단일 공정으로 수행되거나 서로 다른 식각제를 사용하는 공정들을 순차적으로 수행함으로써 제거될 수 있다. 예비 게이트 유전층(140P) 및 예비 제1 게이트 전극(152P)가 제거되는 깊이는 식각 시간과 같은 공정 조건을 조절함으로써 조절될 수 있다. 본 단계에서, 예비 게이트 유전층(140P)을 제거하지 않고, 예비 제1 게이트 전극(152P)만 제거하여 도 6의 반도체 장치(100d)에서와 같은 게이트 유전층(140a)을 형성할 수 있다.
게이트 유전층(140) 및 제1 게이트 전극(152)이 형성된 후, 그 상부에는 리세스 형태의 제2 개구부(E2)가 형성될 수 있다.
도 7j를 참조하면, 제2 개구부(E2) 내에서, 게이트 유전층(140) 및 제1 게이트 전극(152) 상의 양 측에 제1 스페이서들(162)을 형성할 수 있다.
제1 스페이서들(162)은 제2 스페이서들(164)의 노출된 측벽에 형성될 수 있다. 본 실시예에서, 제1 스페이서들(162)은 게이트 유전층(140), 제1 게이트 전극(152) 및 제1 층간 절연층(172) 상에 절연성 물질로 이루어진 균일한 두께의 막을 형성한 후 이를 이방성 식각하여 형성할 수 있다. 본 단계에서, 제1 스페이서들(162)을 형성하기 위한 상기 막의 두께, 식각 정도 등을 조절함에 따라, 제1 스페이서들(162)은 다양한 형상을 가질 수 있다. 이를 통해, 예를 들어, 도 5의 반도체 장치(100c)의 제1 스페이서들(162a)이 형성될 수 있다.
도 7k를 참조하면, 제2 개구부(E2) 내에 제2 게이트 전극(154)을 형성할 수 있다.
제1 스페이서들(162)의 사이 및 노출된 제1 게이트 전극(152) 상에 도전성 물질을 증착하여, 제1 스페이서들(162)의 사이를 채우는 제2 게이트 전극(154)을 형성할 수 있다. CMP 공정을 이용하여 제1 층간 절연층(172) 상에 잔존하는 제2 게이트 전극(154)을 이루는 물질을 제거할 수 있다.
본 단계에 의해, 서로 다른 길이를 갖는 제1 및 제2 게이트 전극들(152, 154)을 포함하는 게이트 전극(150)이 형성될 수 있다.
도 7l을 참조하면, 제2 층간 절연층(174)을 형성하고, 층간 절연층(170)을 패터닝하여 콘택 홀(OP)을 형성할 수 있다.
포토레지스트 패턴과 같은 별도의 마스크층을 이용하여, 콘택 플러그(180)(도 1 참조)가 형성될 영역에서 층간 절연층(170)을 제거함으로써, 콘택 홀(OP)을 형성할 수 있다. 층간 절연층(170)의 제거 시, 소스/드레인 영역(110)의 상부가 일부 리세스될 수 있다. 콘택 홀(OP)의 하면은 소스/드레인 영역(110)의 리세스된 상면을 따른 굴곡을 가질 수 있다.
다음으로, 도 7l과 도 1을 함께 참조하면, 콘택 홀(OP) 내에 도전성 물질을 매립하여 콘택 플러그들(180)을 형성하여, 도 1의 반도체 장치(100)가 제조될 수 있다.
본 단계 또는 후속의 단계에서, 상기 도전성 물질은 소스/드레인 영역(110)을 이루는 물질과 반응하여 소스/드레인 영역(110)과의 계면에 실리사이드층을 형성할 수도 있다.
도 8a 내지 도 8c는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 이하에서, 도 7a 내지 도 7l과 중복되는 설명은 생략한다.
먼저, 도 7a 내지 도 7i를 참조하여 상술한 공정들이 수행될 수 있다.
다음으로, 도 8a를 참조하면, 게이트 유전층(140) 및 제1 게이트 전극(152) 상에 예비 제2 게이트 전극(154P)을 형성할 수 있다.
예비 제2 게이트 전극(154P)은 제2 개구부(E2)(도 7i 참조)를 매립하도록 형성될 수 있다. 예비 제2 게이트 전극(154P)은 후속에서 도 1의 제2 게이트 전극(154)을 이루게 되는 층이다. CMP 공정을 이용하여 제1 층간 절연층(172) 상에 잔존하는 예비 제2 게이트 전극(154P)을 이루는 물질을 제거할 수 있다.
도 8b를 참조하면, 예비 제2 게이트 전극(154P)의 상부에 마스크층(126)을 형성할 수 있다.
마스크층(126)은 양 측에 예비 제2 게이트 전극(154P)이 노출되도록 예비 제2 게이트 전극(154P)의 중심부를 따라 형성될 수 있다. 마스크층(126)은 예를 들어 포토레지스트층일 수 있으나, 이에 한정되지는 않는다. 일부 실시예들에서, 마스크층(126)은 제1 층간 절연층(172)의 상면을 함께 덮도록 형성될 수도 있다.
마스크층(126)은 제1 게이트 전극(152)의 길이(L1)(도 1 참조)보다 작은 길이(L7)를 갖도록 형성될 수 있다. 마스크층(126)의 길이(L7)는 후속에서 형성되는 제2 게이트 전극(154)의 길이(L2)(도 1 참조)와 실질적으로 동일할 수 있다. 여기서, 실질적으로 동일하다는 것은, 의도적으로 형성된 차이가 아닌, 공정 상의 요인에 의해 발생하는 정도의 범위 내의 차이를 갖는 것을 의미한다.
도 8c를 참조하면, 마스크층(126)의 양 측으로 노출된 예비 제2 게이트 전극(154P)을 제거할 수 있다.
예비 제2 게이트 전극(154P)의 일부를 제거함으로써, 제1 게이트 전극(152)보다 작은 길이를 갖는 제2 게이트 전극(154)이 형성될 수 있다. 제2 게이트 전극(154)을 형성한 후, 상부의 마스크층(126)이 제거될 수 있다.
다음으로, 도 8c와 도 1을 함께 참조하면, 예비 제2 게이트 전극(154P)이 제거된 영역에 절연 물질을 매립하여, 제1 스페이서들(162)을 형성할 수 있다. 이후에, 도 7l을 참조하여 상술한 공정을 포함한 후속의 공정들이 수행되어 도 1의 반도체 장치(100)가 제조될 수 있다.
본 실시예에 따르면, 도 7a 내지 도 7j를 참조하여 상술한 반도체 장치의 제조 방법과 달리, 제2 게이트 전극(154)을 먼저 형성한 후, 제1 스페이스들(162)을 형성할 수 있다.
도 9a 내지 도 9c는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 이하에서, 도 7a 내지 도 7l과 중복되는 설명은 생략한다.
먼저, 도 7a 내지 도 7g를 참조하여 상술한 공정들이 수행될 수 있다.
다음으로, 도 9a를 참조하면, 제1 개구부(E1)(도 7g 참조) 내에 예비 게이트 유전층(140P), 예비 제1 층(152PA') 및 제3 희생층(138)을 형성할 수 있다.
예비 게이트 유전층(140P) 및 예비 제1 층(152PA')은 순차적으로 제1 개구부(E1)의 측벽 및 하면을 따라 실질적으로 컨포멀하게 형성될 수 있다. 예비 게이트 유전층(140P)은 도 4의 게이트 유전층(140)을 이루게 되는 층으로, 산화물, 질화물 또는 고유전율 물질을 포함할 수 있다. 예비 제1 층(152PA')은 도 4의 제1 게이트 전극(152A', 152B')의 제1 층(152A')을 이루게 되는 층으로, 도전성 물질을 포함할 수 있다.
제3 희생층(138)은 후속 공정 중에 제거되는 층으로, 예비 게이트 유전층(140P), 예비 제1 층(152PA') 및 제2 스페이서들(164)에 대해 식각 선택성을 갖는 물질로 이루어질 수 있다.
예비 게이트 유전층(140P), 예비 제1 층(152PA') 및 제3 희생층(138)을 형성한 후, CMP 공정을 이용하여 제1 층간 절연층(172) 상에 잔존하는 물질을 제거할 수 있다.
도 9b를 참조하면, 예비 게이트 유전층(140P), 예비 제1 층(152PA') 및 제3 희생층(138)의 상부 일부를 제거하여 게이트 유전층(140) 및 제1 게이트 전극(152A', 152B')의 제1 층(152A')을 형성할 수 있다.
예비 게이트 유전층(140P), 예비 제1 층(152PA') 및 제3 희생층(138)은 제2 스페이서(164) 및 제1 층간 절연층(172)에 대하여 선택적으로 제거될 수 있다. 게이트 유전층(140) 및 제1 층(152A')이 형성된 후, 그 상부에는 리세스 형태의 제2 개구부(E2)가 형성될 수 있다.
예시적인 실시예들에서, 제3 희생층(138)은 본 단계에서 제거되지 않을 수도 있다.
도 9c를 참조하면, 제1 스페이서층들(162)을 형성하고, 잔존하는 제3 희생층(138)을 제거할 수 있다.
제1 스페이서층들(162)은 제2 스페이서들(164)의 노출된 측벽에 형성될 수 있다. 본 실시예에서, 제2 스페이서들(164)의 측벽 상에서, 제1 스페이서들(162)의 폭은 게이트 유전층(140) 및 제1 층(152A')의 폭을 합한 것과 동일한 것으로 도시되었으나, 이에 한정되는 것은 아니다.
제3 희생층(138)은 게이트 유전층(140) 및 제1 층(152A')에 대하여 선택적으로 제거될 수 있다. 잔존하는 제3 희생층(138)을 제거함으로써, 제2 개구부(E2)가 하부로 연장될 수 있다.
다음으로, 도 9c와 도 4를 함께 참조하면, 제2 개구부(E2) 내에 도전성 물질을 증착함으로써, 제2 층(152B')을 포함하는 제1 게이트 전극(152A', 152B') 및 제2 게이트 전극(154)이 형성될 수 있다. 본 실시예에서, 제2 층(152B')과 제2 게이트 전극(154)은 동일한 물질로 동일한 공정 단계에서 형성되므로, 하나의 층으로 이루어질 수 있다. 다만, 설명의 편의를 위하여, 하부의 제1 층(152B')을 기준으로 구분하여 지칭하였다.
이후에, 도 7l을 참조하여 상술한 공정을 포함한 후속의 공정들이 수행되어 도 4의 반도체 장치(100b)가 제조될 수 있다.
도 10a 및 도 10b는 예시적인 실시예들에 따른 반도체 장치의 평면도 및 단면도이다. 도 10b는 도 10a의 절단선 C-C'에 따른 단면을 도시한다.
도 10a 및 도 10b를 참조하면, 반도체 장치(200)는, 기판(201), 기판(201) 내에서 제1 방향, 예를 들어 x 방향으로 연장되는 활성 영역(205), 활성 영역(205) 상의 소스/드레인 영역들(212, 214), 활성 영역(205) 상에서 제2 방향, 예를 들어 y 방향으로 연장되는 게이트 전극(250) 및 소스/드레인 영역들(212, 214) 상의 콘택 플러그들(282, 284)을 포함할 수 있다. 반도체 장치(200)는, 소자 분리층들(207) 및 층간 절연층(270)을 더 포함할 수 있다.
본 실시예의 반도체 장치(200)는 도 1 내지 도 2b의 반도체 장치(100)와 달리, 활성 영역(205)이 게이트 전극(250)을 향하여 기판(201) 상으로 돌출되는 영역 없이 편평한 상면을 갖는 평면형(planar) 트랜지스터일 수 있다.
기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다.
소자 분리층들(207)은 절연 물질로 이루어질 수 있다. 소자 분리층들(207)은 예를 들어, 산화물, 질화물 또는 그들의 조합일 수 있다. 활성 영역(205)은 기판(201) 내에서 소자 분리층들(207)에 의해 정의될 수 있다.
소스/드레인 영역들(212, 214)은 게이트 전극(250)의 양측에서, 활성 영역(205) 내에 배치될 수 있다. 예시적인 실시예들에서, 소스/드레인 영역들(212, 214)은 상면이 게이트 전극(250)의 하면보다 높게 위치하는 엘리베이티드 소스/드레인 형태일 수도 있다. 소스/드레인 영역들(212, 214)은 반도체 장치(200)의 소스/드레인 영역으로 제공될 수 있다.
게이트 유전층(240) 및 게이트 전극(250)은 활성 영역(205)의 상부에서 활성 영역(205)과 교차하도록 배치되며, 게이트 전극(250)은 상하로 배치되는 제1 및 제2 게이트 전극들(252, 254)을 포함할 수 있다. 게이트 유전층(240)은 산화물, 질화물 및 산질화물로 이루어질 수 있다. 제1 및 제2 게이트 전극들(252, 254)은 채널 길이 방향인 x 방향에서 서로 다른 길이를 가질 수 있으며, 서로 다른 물질을 포함할 수 있다. 예를 들어, 제2 게이트 전극(254)은 제1 게이트 전극(252)보다 비저항이 작은 물질을 포함할 수 있다.
제1 및 제2 스페이서들(262, 264)은 각각 제2 게이트 전극(254)의 양 측면 및 게이트 전극(250) 전체의 양 측면 상에 배치될 수 있다. 제1 및 제2 스페이서들(262, 264)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 다층막으로 이루어질 수도 있다.
층간 절연층(270)은 기판(201), 소스/드레인 영역들(212, 214) 및 게이트 전극(250)을 덮도록 배치될 수 있다. 층간 절연층(270)은 절연성 물질로 이루어질 수 있으며, 예를 들어, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다.
콘택 플러그들(282, 284)은 소스/드레인 영역들(212, 214) 상에 배치되며, 층간 절연층(270)을 관통하여, 소스/드레인 영역들(212, 214)과 상부의 배선 구조물을 전기적으로 연결할 수 있다. 콘택 플러그들(282, 284)은 알루미늄(Al), 구리(Cu), 텅스텐(W) 등과 같은 도전성 물질을 포함할 수 있다.
본 실시예의 게이트 전극(250)은, 이와 같은 트랜지스터 외에도 다양한 반도체 장치들에 적용될 수 있다. 예를 들어, 게이트 전극(250)은 기판(201) 상에 수직으로 연장되는 채널 영역을 갖는 수직 구조의 소자에도 적용될 수 있을 것이다.
도 11은 예시적인 실시예들에 따른 반도체 장치를 포함하는 SRAM 셀의 회로도이다.
도 11을 참조하면, SRAM 소자에서 하나의 셀은 제1 및 제2 구동 트랜지스터(TN1, TN2), 제1 및 제2 부하 트랜지스터(TP1, TP2) 및 제1 및 제2 액세스 트랜지스터(TN3, TN4)로 구성될 수 있다. 이때, 제1 및 제2 구동 트랜지스터(TN1, TN2)의 소스는 접지 전압 라인(Vss)에 연결되며, 제1 및 제2 부하 트랜지스터(TP1, TP2)의 소스는 전원 전압 라인(Vdd)에 연결될 수 있다.
NMOS 트랜지스터로 이루어진 제1 구동 트랜지스터(TN1)와 PMOS 트랜지스터로 이루어진 제2 부하 트랜지스터(TP1)가 제1 인버터를 구성하며, NMOS 트랜지스터로 이루어진 제2 구동 트랜지스터(TN2)와 PMOS 트랜지스터로 이루어진 제2 부하 트랜지스터(TP2)가 제2 인버터를 구성할 수 있다. 제1 및 제2 구동 트랜지스터(TN1, TN2), 제1 및 제2 부하 트랜지스터(TP1, TP2) 및 제1 및 제2 액세스 트랜지스터(TN3, TN4) 중 적어도 하나는 도 1 내지 도 6, 도 10a 및 도 10b를 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
제1 및 제2 인버터의 출력단은 제1 액세스 트랜지스터(TN3)와 제2 액세스 트랜지스터(TN4)의 소스와 연결될 수 있다. 또한, 제1 및 제2 인버터는 하나의 래치(latch) 회로를 구성하기 위해 입력단과 출력단이 서로 교차되어 연결될 수 있다. 그리고, 제1 및 제2 액세스 트랜지스터(TN3, TN4)의 드레인은 각각 제1 및 제2 비트라인(BL, /BL)에 연결될 수 있다.
도 12는 예시적인 실시예들에 따른 반도체 장치를 포함하는 저장 장치를 나타낸 블록도이다.
도 12를 참조하면, 본 실시예에 따른 저장 장치(1000)는 호스트(HOST)와 통신하는 컨트롤러(1010) 및 데이터를 저장하는 메모리(1020-1, 1020-2, 1020-3)를 포함할 수 있다. 각 메모리(1020-1, 1020-2, 1020-3)는, 도 1 내지 도 6, 도 10a 및 도 10b를 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
컨트롤러(1010)와 통신하는 호스트(HOST)는 저장 장치(1000)가 장착되는 다양한 전자 기기일 수 있으며, 예를 들어 스마트폰, 디지털 카메라, 데스크 톱, 랩톱, 미디어 플레이어 등일 수 있다. 컨트롤러(1010)는 호스트(HOST)에서 전달되는 데이터 쓰기 또는 읽기 요청을 수신하여 메모리(1020-1, 1020-2, 1020-3)에 데이터를 저장하거나, 메모리(1020-1, 1020-2, 1020-3)로부터 데이터를 인출하기 위한 명령(CMD)을 생성할 수 있다.
도 12에 도시한 바와 같이, 저장 장치(1000) 내에 하나 이상의 메모리(1020-1, 1020-2, 1020-3)가 컨트롤러(1010)에 병렬로 연결될 수 있다. 복수의 메모리(1020-1, 1020-2, 1020-3)를 컨트롤러(1010)에 병렬로 연결함으로써, SSD(Solid State Drive)와 같이 큰 용량을 갖는 저장 장치(1000)를 구현할 수 있다.
도 13은 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 13을 참조하면, 본 실시예에 따른 전자 기기(2000)는 통신부(2010), 입력부(2020), 출력부(2030), 메모리(2040) 및 프로세서(2050)를 포함할 수 있다.
통신부(2010)는 유/무선 통신 모듈을 포함할 수 있으며, 무선 인터넷 모듈, 근거리 통신 모듈, GPS 모듈, 이동통신 모듈 등을 포함할 수 있다. 통신부(2010)에 포함되는 유/무선 통신 모듈은 다양한 통신 표준 규격에 의해 외부 통신망과 연결되어 데이터를 송수신할 수 있다.
입력부(2020)는 사용자가 전자 기기(2000)의 동작을 제어하기 위해 제공되는 모듈로서, 기계식 스위치, 터치스크린, 음성 인식 모듈 등을 포함할 수 있다. 또한, 입력부(2020)는 트랙 볼 또는 레이저 포인터 방식 등으로 동작하는 마우스, 또는 핑거 마우스 장치를 포함할 수도 있으며, 그 외에 사용자가 데이터를 입력할 수 있는 다양한 센서 모듈을 더 포함할 수도 있다.
출력부(2030)는 전자 기기(2000)에서 처리되는 정보를 음성 또는 영상의 형태로 출력하며, 메모리(2040)는 프로세서(2050)의 처리 및 제어를 위한 프로그램이나, 또는 데이터 등을 저장할 수 있다. 프로세서(2050)는 필요한 동작에 따라 메모리(2040)에 명령어를 전달하여 데이터를 저장 또는 인출할 수 있다.
메모리(2040)는 전자 기기(2000)에 내장되거나 또는 별도의 인터페이스를 통해 프로세서(2050)와 통신할 수 있다. 별도의 인터페이스를 통해 프로세서(2050)와 통신하는 경우, 프로세서(2050)는 SD, SDHC, SDXC, MICRO SD, USB 등과 같은 다양한 인터페이스 규격을 통해 메모리(2040)에 데이터를 저장하거나 또는 인출할 수 있다.
프로세서(2050)는 전자 기기(2000)에 포함되는 각부의 동작을 제어한다. 프로세서(2050)는 음성 통화, 화상 통화, 데이터 통신 등과 관련된 제어 및 처리를 수행하거나, 멀티미디어 재생 및 관리를 위한 제어 및 처리를 수행할 수도 있다. 또한, 프로세서(2050)는 입력부(2020)를 통해 사용자로부터 전달되는 입력을 처리하고 그 결과를 출력부(2030)를 통해 출력할 수 있다. 또한, 프로세서(2050)는 앞서 설명한 바와 같이 전자 기기(2000)의 동작을 제어하는데 있어서 필요한 데이터를 메모리(2040)에 저장하거나 메모리(2040)로부터 인출할 수 있다. 프로세서(2050) 및 메모리(2040) 중 적어도 하나는 도 1 내지 도 6, 도 10a 및 도 10b을 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
도 14는 예시적인 실시예들에 따른 반도체 장치를 포함하는 시스템을 보여주는 개략도이다.
도 14를 참조하면, 시스템(3000)은 제어기(3100), 입/출력 장치(3200), 메모리(3300) 및 인터페이스(3400)를 포함할 수 있다. 시스템(3000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
제어기(3100)는 프로그램을 실행하고, 시스템(3000)을 제어하는 역할을 할 수 있다. 제어기(3100)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다.
입/출력 장치(3200)는 시스템(3000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(3000)은 입/출력 장치(3200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(3200)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다.
메모리(3300)는 제어기(3100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(3100)에서 처리된 데이터를 저장할 수 있다. 메모리(3300)는 본 발명의 실시예들 중 어느 하나에 따른 반도체 장치를 포함할 수 있다.
인터페이스(3400)는 시스템(3000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(3100), 입/출력 장치(3200), 메모리(3300) 및 인터페이스(3400)는 버스(3500)를 통하여 서로 통신할 수 있다.
제어기(3100) 또는 메모리(3300) 중 적어도 하나는 도 1 내지 도 6, 도 10a 및 도 10b를 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 100a, 100b, 100c, 100d: 반도체 장치
101: 기판 105: 활성 핀
107: 소자 분리층 110: 소스/드레인 영역
122: 산화물 패턴 124: 마스크 패턴
126: 마스크층 132: 제1 희생층
135: 제2 희생층 136: 마스크 패턴층
138: 제2 희생층 140: 게이트 유전층
152: 제2 게이트 전극 154: 제2 게이트 전극
162: 제1 스페이서 164: 제2 스페이서
170: 층간 절연층 172: 제1 층간 절연층
174: 제2 층간 절연층 180: 콘택 플러그

Claims (10)

  1. 제1 방향으로 연장되는 활성 영역이 정의된 기판; 및
    상기 활성 영역과 교차하여 제2 방향으로 연장되며, 하부에 배치되는 제1 게이트 전극 및 상기 제1 게이트 전극의 상부에 배치되는 제2 게이트 전극을 포함하는 게이트 전극을 포함하고,
    상기 제1 게이트 전극은 상기 제1 방향에서 제1 길이를 갖고, 상기 제2 게이트 전극은 상기 제1 방향에서 상기 제1 길이보다 작은 제2 길이를 갖는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 및 제2 게이트 전극은 서로 다른 물질을 포함하는 반도체 장치.
  3. 제1 항에 있어서,
    상기 제2 게이트 전극은 상기 제1 게이트 전극보다 비저항이 작은 물질을 포함하는 반도체 장치.
  4. 제1 항에 있어서,
    상기 제2 게이트 전극의 양 측면에서, 상기 제1 게이트 전극 상에 배치되는 제1 스페이서들을 더 포함하는 반도체 장치.
  5. 제4 항에 있어서,
    상기 제1 스페이서들의 측면에 배치되어 상기 제2 게이트 전극의 측면 상으로 연장되는 제2 스페이서들을 더 포함하는 반도체 장치.
  6. 제5 항에 있어서,
    상기 제1 스페이서들은 상기 제2 스페이서들보다 유전율이 낮은 물질로 이루어진 반도체 장치.
  7. 제1 항에 있어서,
    상기 제1 게이트 전극은 복수의 층들을 포함하고,
    상기 제2 게이트 전극은 상기 복수의 층들 중 적어도 하나와 동일한 물질로 이루어진 반도체 장치.
  8. 활성 영역이 정의된 기판;
    상기 활성 영역과 교차하며, 상기 기판 상에 배치되는 제1 게이트 전극 및 상기 제1 게이트 전극보다 짧은 길이로 상기 제1 게이트 전극 상에 배치되는 제2 게이트 전극을 포함하는 게이트 전극; 및
    상기 제2 게이트 전극의 양 측면에서, 상기 제1 게이트 전극 상에 배치되는 제1 스페이서들을 포함하는 반도체 장치.
  9. 기판 상에 개구부를 갖는 절연층을 형성하는 단계;
    상기 개구부 내에 도전성 물질을 매립하여 도전성 라인을 형성하는 단계;
    상기 도전성 라인을 상면으로부터 일부 제거하여 제1 게이트 전극을 형성하는 단계;
    상기 제1 게이트 전극 상에 상기 제1 게이트 전극의 상면의 일부를 덮는 제2 게이트 전극을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  10. 제9 항에 있어서,
    상기 제1 게이트 전극 상에서 상기 절연층의 양 측벽들에 제1 스페이서들을 형성하는 단계를 더 포함하고,
    상기 제2 게이트 전극은 상기 제1 스페이서들 사이에 도전성 물질을 매립하여 형성하는 반도체 장치의 제조 방법.
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