CN106024784B - 包括场效应晶体管的半导体装置 - Google Patents

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Abstract

提供了包括场效应晶体管的半导体装置。所述半导体装置包括：第一器件隔离层，在基底上限定沿着第一方向彼此分隔开的多个有源区；第二器件隔离层，在每个有源区中限定从基底突出的有源图案，第二器件隔离层在第一方向上延伸并且在与第一方向交叉的第二方向上彼此分隔开以连接到第一器件隔离层；以及栅极结构，在有源区之间的第一器件隔离层上沿着第二方向延伸，第二器件隔离层的顶表面低于有源图案的顶表面，第一器件隔离层的顶表面高于有源图案的顶表面，并且栅极结构的底表面的至少一部分高于有源图案的顶表面。

Description

包括场效应晶体管的半导体装置
2015年03月27日在韩国知识产权局提交的并且名称为“包括场效应晶体管的半导体装置”的第10-2015-0043087号韩国专利申请通过引用全部包含于此。
技术领域
实施例涉及一种半导体装置，更具体地，涉及一种包括多个逻辑单元的半导体装置。
背景技术
由于小型化、多功能和/或低制造成本，半导体装置正作为电子工业中的重要因素而受到关注。半导体装置可以被分为存储逻辑数据的半导体存储器装置、执行逻辑数据的操作处理的半导体逻辑装置以及包括存储元件和逻辑元件的混合半导体装置。随着电子工业高度发展，对于半导体装置的特性的需求正在逐渐增长。例如，对于针对半导体装置的高可靠性、高速度和/或多功能的需求正在逐渐增长。为了满足这些需求，半导体装置的结构变得更加复杂并且半导体装置也正在被高度集成。
发明内容
示例实施例提供一种具有极好的可靠性的半导体装置及其制造方法。
其他的示例实施例提供一种具有多种特性的半导体装置及其制造方法。
根据实施例，提供一种半导体装置，其包括：第一器件隔离层，在基底上限定沿着第一方向彼此分隔开的有源区；第二器件隔离层，在每个有源区中限定从基底突出的多个有源图案，在第一方向上延伸并且布置在与第一方向交叉的第二方向上以连接到第一器件隔离层；以及栅极结构，沿着第二方向延伸并且设置在有源区之间的第一器件隔离层上。第二器件隔离层的顶表面位于比有源图案的顶表面低的水平，第一器件隔离层的顶表面位于比有源图案的顶表面高的水平。栅极结构的底表面的至少一部分位于比有源图案的顶表面高的水平。
栅极结构的底表面的至少所述部分可以接触第一器件隔离层的顶表面。
栅极结构可以与有源图案分隔开，并且栅极结构的底表面接触第一器件隔离层的顶表面。
栅极结构的底表面的所述部分可以接触第一器件隔离层的顶表面，栅极结构的底表面的其余部分接触在第二方向上彼此分隔开的有源图案的端部。
栅极结构可以包括在第二方向上延伸的栅电极和沿着栅电极的底表面延伸的栅极绝缘图案。栅电极可以包括导电材料。
栅极绝缘图案的底表面的至少一部分可以接触第一器件隔离层的顶表面。
所述栅极结构可以是第一栅极结构。根据实施例的半导体装置还可以包括在第二方向上延伸并且设置在有源区上的第二栅极结构，其中，第二栅极结构被布置为与彼此分隔开的有源图案交叉。
根据实施例的半导体装置还可以包括设置在每个第二栅极结构的两侧处的有源图案中的源极/漏极区。第一栅极结构通过第一器件隔离层与相邻的源极/漏极区电绝缘。
根据实施例的半导体装置还可以包括在第二方向上彼此相邻的第一逻辑单元和第二逻辑单元。第一器件隔离层限定第一逻辑单元中的有源区。栅极结构在第二方向上延伸以与第二逻辑单元的有源图案交叉。
根据实施例的半导体装置还可以包括设置在第二逻辑单元的有源图案的一部分中的源极/漏极区，有源图案的所述一部分在栅极结构的两侧处。有源图案的其余部分用作沟道区，有源图案的所述其余部分位于第二逻辑单元中的栅极结构下面。
根据其他实施例，提供一种半导体装置，其包括：第一器件隔离层，在基底上限定在第一方向上彼此分隔开的有源区；第二器件隔离层，在每个有源区中限定从基底突出的有源图案，在第一方向上延伸并且布置在与第一方向交叉的第二方向上以连接到第一器件隔离层；以及栅极结构，在第二方向上延伸并且贯穿有源区之间的第一器件隔离层。栅极结构的底表面的至少一部分接触第一器件隔离层的底表面。
栅极结构的顶表面可以位于比有源图案的顶表面高的水平。
第二器件隔离层的顶表面可以位于比有源图案的顶表面低的水平。
栅极结构与有源图案分隔开，栅极结构的底表面可以接触第一器件隔离层的底表面。
栅极结构的底表面的其余部分可以接触在第二方向上彼此分隔开的有源图案的端部。
栅极结构可以包括在第二方向上延伸的栅电极和沿着栅电极的底表面延伸的栅极绝缘图案。栅电极可以包括导电材料。
栅极绝缘图案的底表面的至少一部分可以接触第一器件隔离层的底表面。
所述栅极结构可以是第一栅极结构。根据实施例的半导体装置还可以包括在第二方向上延伸并且设置在有源区上的第二栅极结构，其中，每个第二栅极结构与彼此分隔开的有源图案交叉。
根据实施例的半导体装置还可以包括设置在每个第二栅极结构的两侧处的有源图案中的源极/漏极区。第一栅极结构通过第一器件隔离层与相邻的源极/漏极区电绝缘。
根据实施例的半导体装置还可以包括在第二方向上彼此相邻的第一逻辑单元和第二逻辑单元。第一器件隔离层限定第一逻辑单元中的有源区。栅极结构在第二方向上延伸以与第二逻辑单元的有源图案交叉。
根据另一个其他实施例，提供一种半导体装置，其包括：第一器件隔离层，在基底上限定沿着第一方向彼此分隔开的有源区；第二器件隔离层，在每个有源区中限定从基底突出的多个有源图案，第二器件隔离层在第一方向上延伸并且在与第一方向交叉的第二方向上彼此分隔开以连接到第一器件隔离层；以及栅极结构，在有源区之间的第一器件隔离层上沿着第二方向延伸，第一器件隔离层的底表面比栅极结构的底表面宽，第一器件隔离层的至少一部分将栅极结构的底表面与相邻的有源图案分开。
栅极结构的底表面的至少第一部分可以处于比有源图案的顶表面高的水平。
栅极结构的底表面的至少所述第一部分可以直接接触第一器件隔离层的最上面的表面。
第一器件隔离层的最上面的表面可以比第一器件隔离层的底表面宽。
栅极结构的底表面的至少第一部分可以接触第一器件隔离层的底表面。
附图说明
通过参照附图详细描述示例性实施例，对本领域技术人员来说特征将变得明显，其中：
图1示出根据实施例的半导体装置的平面图。
图2A和图2B分别是沿着图1的线I-I′和II-II′截取的剖视图。
图3A、图4A和图5A示出制造根据第一实施例的半导体装置的方法中的阶段，并且是沿着图1的线I-I′截取的剖视图。
图3B、图4B和图5B示出制造根据第一实施例的半导体装置的方法中的阶段，并且是沿着图1的线II-II′截取的剖视图。
图6A和图6B示出根据第二实施例的分别沿着图1的线I-I′和II-II′截取的剖视图。
图7A和图8A示出制造根据第二实施例的半导体装置的方法中的阶段，并且是沿着图1的线I-I′截取的剖视图。
图7B和图8B示出制造根据第二实施例的半导体装置的方法中的阶段，并且是沿着图1的线II-II′截取的剖视图。
图9示出根据一些实施例的变型示例的半导体装置的平面图。
图10A和图10B示出在第一实施例的变型示例中分别沿着图9的线I-I′和II-II′截取的剖视图。
图11A和图11B示出在第二实施例的变型示例中分别沿着图9的线I-I′和II-II′截取的剖视图。
图12示出根据第三实施例的半导体装置的平面图。
图13A和图13B示出分别沿着线I-I′和II-II′截取的剖视图。
图14A和图15A示出制造根据第三实施例的半导体装置的方法中的阶段，并且是沿着图12的线I-I′截取的剖视图。
图14B和图15B示出制造根据第三实施例的半导体装置的方法中的阶段，并且是沿着图12的线II-II′截取的剖视图。
图16示出根据第四实施例的半导体装置的平面图。
图17A和图17B示出分别沿着图16的线I-I′和II-II′截取的剖视图。
图18示出根据一些实施例的半导体装置的有源图案的概念图。
图19示出根据其他实施例的半导体装置的有源图案的概念图。
图20示出包括根据一些实施例的半导体装置的电子系统的框图。
图21示出展示包括根据一些实施例的半导体装置的电子装置的构造的框图。
图22至图24示出包括根据实施例的半导体装置的多媒体装置。
具体实施方式
在下文中，将参照示出示例性实施例的附图更充分地描述实施例。然而，示例性实施例可以以许多不同的形式来实施，并且不应被解释为局限于在此阐述的实施例。更恰当地，提供这些实施例，使得本公开将是彻底的和完整的，并向本领域技术人员充分地传达示例性实施方式的范围。在附图中，为了清晰起见，可夸大层、元件和区域的尺寸和相对尺寸。相同的附图标记始终表示相同的元件。
还将理解，当诸如层、区域或基底的元件被称作“在”另一元件“上”或“到”另一元件“上”时，该元件可以直接在另一元件上，或者也可以存在中间的元件或层。此外，还将理解，尽管这里可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅是用于将一个元件与另一个元件区别开来。
这里使用的术语仅是为了描述特定实施例的目的，而不意图进行限制。如这里所使用的，除非上下文另外明确指出，否则单数形式的“一个(种/者)”和“所述(该)”也意图包括复数形式。还将理解的是，当在本说明书中使用术语“包含”和/或“包括”时，说明存在所述特征、区域、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或更多个其他特征、区域、整体、步骤、操作、元件、组件和/或它们的组。
图1是根据实施例的半导体装置的平面图。图2A和图2B是分别示出沿着图1的线I-I′和II-II′截取的根据第一实施例的半导体装置的剖视图。
参照图1以及图2A和图2B，半导体装置可以包括彼此相邻的第一逻辑单元C1和第二逻辑单元C2。在本说明书中，“逻辑单元”可以表示用于执行一个布尔逻辑函数(例如，INVERTER、AND、OR、NAND和NOR等)或一个存储函数(例如，FLIP-FLOP)的单元。在下文中，基于第一逻辑单元C1描述实施例，但是第二逻辑单元C2可以具有与第一逻辑单元C1完全相同或类似的结构。
第一逻辑单元C1可以包括被器件隔离层ST彼此分开的有源区AR。单元边界Cb可以限定在第一逻辑单元C1与第二逻辑单元C2之间。
器件隔离层ST可以包括第一器件隔离层ST1和第二器件隔离层ST2。第一器件隔离层ST1可以将有源区AR彼此分开。有源区AR可以利用有源区AR之间的第一器件隔离层ST1而在第一方向D1上彼此分隔开。第二器件隔离层ST2可以将第一逻辑单元C1与第二逻辑单元C2分开。第一逻辑单元C1与第二逻辑单元C2可以在与第一方向D1交叉的第二方向D2上彼此相邻。第一器件隔离层ST1可以在第二方向D2上延伸，第二器件隔离层ST2可以在第一方向D1上延伸。第一器件隔离层ST1和第二器件隔离层ST2可以是一个绝缘层的实质上彼此连接的部分(例如，同一绝缘层的部分)。器件隔离层ST可以形成在基底100上。基底100可以是例如硅基底、锗基底或SOI(绝缘体上硅)基底。器件隔离层ST可以包括例如氧化硅层。
每个有源区AR可以包括从基底100突出的多个有源图案AP。有源图案AP可以在第一方向D1上延伸并且在第二方向D2上彼此分隔开。例如，如图1中所示，每个有源区AR可以包括四个有源图案AP，但是实施例不限于此。器件隔离层ST还可以包括设置在有源图案AP的两侧上的第三器件隔离层ST3。在第一方向D1上延伸的第三器件隔离层ST3可以连接到第一器件隔离层ST1。第一至第三器件隔离层ST1、ST2和ST3可以实质上为一个(例如，同一)绝缘层的彼此连接的部分。
根据实施例，每个有源图案AP可以包括通过第三器件隔离层ST3暴露的上区域(在下文中，其被称为有源鳍AF)(图2B)。即，第三器件隔离层ST3的顶表面ST3_U可以位于比有源图案AP的顶表面AP_U低的水平。第二器件隔离层ST2的顶表面可以与第三器件隔离层ST3的顶表面ST3_U基本共面。
第一器件隔离层ST1可以具有沿着与基底100的顶表面平行的方向上的宽度。如图2A中所示，第一器件隔离层ST1的上部分ST1_UP的宽度可以大于第一器件隔离层ST1的下部分ST1_LP的宽度。第一器件隔离层ST1的顶表面ST1_U可以位于比有源图案AP的顶表面AP_U高的水平。
如图1中所示，在第二方向D2上延伸并且在第一方向D1上彼此分隔开的栅极结构GS可以设置在基底100上。栅极结构GS可以包括设置在有源区AR之间的第一器件隔离层ST1上的第一栅极结构GS1和设置在有源区AR上的第二栅极结构GS2。每个第二栅极结构GS2可以与在第二方向D2上彼此分隔开的有源图案AP交叉。第一栅极结构GS1可以与有源图案AP分隔开。
如图2A中所示，每个栅极结构GS可以包括在第二方向D2上延伸的栅电极GE、沿着栅电极GE的底表面延伸的栅极绝缘图案GI、沿着栅电极GE的顶表面延伸的盖图案CAP以及形成在栅电极GE的相对侧壁上的栅极间隔件GSP。栅极绝缘图案GI可在栅电极GE和栅极间隔件GSP之间延伸。在第一方向D1上延伸的盖图案CAP可以覆盖多个栅电极GE的顶表面。
栅电极GE可以包括导电材料。例如，栅电极GE可以包括掺杂的半导体、金属和导电金属氮化物中的至少一者。栅极绝缘图案GI可以包括例如氧化硅层、氮氧化硅层或具有比氧化硅层高的介电常数的介电层。盖图案CAP和栅极间隔件GSP可以分别包括例如氧化硅层、氮化硅层和氮氧化硅层中的至少一者。
第一栅极结构GS1的底表面L1可以与第一器件隔离层ST1的顶表面ST1_U(例如，直接)接触。即，第一栅极结构GS1的栅极绝缘图案GI可以与第一器件隔离层ST1的顶表面ST1_U(例如，直接)接触。第一栅极结构GS1的顶表面U可以位于比有源图案AP的顶表面AP_U高的水平。第二栅极结构GS2的底表面L2可以与有源图案AP的顶表面AP_U接触。
源极/漏极区SD可以设置在每个第二栅极结构GS2的两个(例如，相对的)侧面处的有源图案AP中。根据实施例，源极/漏极区SD可以是在每个第二栅极结构GS2的两侧处的有源鳍AF中设置的杂质区。根据另一个实施例，源极/漏极区SD可以是使用有源图案AP作为种子而形成的外延层。位于第二栅极结构GS2的下面并且与第二栅极结构GS2叠置的有源图案AP的区域可以用作沟道区CH。
第一栅极结构GS1可以通过第一器件隔离层ST1而与相邻的源极/漏极区SD电绝缘。即，第一栅极结构GS1可以是不构成第一逻辑单元C1中的晶体管的虚拟栅极结构。在第二方向D2上延伸的栅极结构GS可以与在第一逻辑单元C1和第二逻辑单元C2之间的单元边界Cb交叉。栅极结构GS可以在第二逻辑单元C2上延伸。
在第二方向D2上延伸的第一栅极结构GS1可以与第二逻辑单元C2中设置的有源图案AP交叉。在第二逻辑单元C2中，源极/漏极区SD可以设置在第一栅极结构GS1的两侧处的有源图案AP中。在第二逻辑单元C2中，位于第一栅极结构GS1的下面并且与第一栅极结构GS1叠置的有源图案AP的区域可以用作沟道区CH。即，第一栅极结构GS1可以构成第二逻辑单元C2中的晶体管。
根据实施例，第一器件隔离层ST1的顶表面ST1_U可以位于比有源图案AP的顶表面AP_U高的水平，第一栅极结构GS1可以设置在第一器件隔离层ST1的顶表面ST1_U上。因此，在第一逻辑单元C1中，第一栅极结构GS1可以通过第一器件隔离层ST1而容易地与相邻的源极/漏极区SD绝缘。
覆盖栅极结构GS的第一层间绝缘层110可以设置在基底100上。第一层间绝缘层110可以设置在栅极结构GS之间。每个栅极结构GS的栅电极GE的顶表面可以与第一层间绝缘层110的顶表面基本共面。盖图案CAP可以在第一层间绝缘层110上延伸。第二层间绝缘层115可以设置在盖图案CAP上。第一层间绝缘层110和第二层间绝缘层115可以包括例如氧化硅层和氮氧化硅层中的至少一者。
贯穿第二层间绝缘层115、盖图案CAP和第一层间绝缘层110的源极/漏极接触件CA可以连接到源极/漏极区SD。阻挡图案130可以设置在每个源极/漏极接触件CA与第一层间绝缘层110之间。阻挡图案130可以在每个源极/漏极接触件CA与盖图案CAP之间以及每个源极/漏极接触件CA与第二层间绝缘层115之间延伸。此外，阻挡图案130可以在每个源极/漏极接触件CA与基底100之间延伸。阻挡图案130可以包括金属和金属氮化物中的至少一者。例如，阻挡图案130可以包括钛和/或氮化钛。
此外，导电图案可以设置在源极/漏极接触件CA与源极/漏极区SD之间。源极/漏极接触件CA可以通过导电图案电连接到源极/漏极区SD。每个导电图案可以电连接利用它们之间的第三器件隔离层ST3在第二方向D2上彼此分隔开的源极/漏极区SD。导电图案可以直接接触源极/漏极区SD。导电图案可以包括例如金属硅化物层和金属硅化物层上的金属层。源极/漏极接触件CA可以具有各种形状。例如，当从平面图观察时，源极/漏极接触件CA可以具有在第二方向D2上延伸的条形形状。源极/漏极接触件CA可以包括掺杂的半导体、金属和导电金属氮化物中的至少一者。源极/漏极接触件CA的顶表面可以与第二层间绝缘层115的顶表面基本共面。
电连接到栅电极GE的栅极接触件CB可以设置在每个栅极结构GS(图1)上。栅极接触件CB可以贯穿第二层间绝缘层115和盖图案CAP以连接到栅电极GE。源极/漏极接触件CA的顶表面和栅极接触件CB的顶表面可以与第二层间绝缘层115的顶表面基本共面。源极/漏极接触件CA和栅极接触件CB可以包括相同的材料。栅极接触件CB可以包括例如掺杂的半导体、金属和导电金属氮化物中的至少一者。
布线可以设置在基底100上以连接到源极/漏极接触件CA和栅极接触件CB。布线可以分别通过源极/漏极接触件CA和栅极接触件CB将电压施加到源极/漏极区SD和栅电极GE。
图3A至图5A是示出制造根据第一实施例的半导体装置的方法的图，并且是沿着图1的线I-I′截取的剖视图。图3B至图5B是示出制造根据第一实施例的半导体装置的方法的图，并且是沿着图1的线II-II′截取的剖视图。
参照图1以及图3A和图3B，可以在基底100上形成第一初步器件隔离层P_ST1和第二器件隔离层ST2。基底100可以是，例如，硅基底、锗基底或SOI(绝缘体上硅)基底。有源区AR可以利用它们之间的第一初步器件隔离层P_ST1而在第一方向D1上彼此分隔开。第一初步器件隔离层P_ST1可以在第二方向D2上延伸以将有源区AR彼此分开。第二器件隔离层ST2可以在第一方向D1上延伸以将彼此相邻的第一逻辑单元C1与第二逻辑单元C2分开。可以通过STI(浅沟槽隔离)工艺形成第一初步器件隔离层P_ST1和第二器件隔离层ST2。
可以在基底100上形成第三器件隔离层ST3。第三器件隔离层ST3可以在第一方向D1上延伸以限定每个有源区中的有源图案AP。第三器件隔离层ST3可以在第一方向D1上延伸，从而有源图案AP可以在第一方向D1上延伸。有源图案AP可以在第二方向D2上彼此分隔开。可以通过STI(浅沟槽隔离)工艺形成第三器件隔离层ST3。第一初步器件隔离层P_ST1、第二器件隔离层ST2和第三器件隔离层ST3可以包括例如氧化硅层。第一初步器件隔离层P_ST1的顶表面、第二器件隔离层ST2的顶表面和第三器件隔离层ST3的顶表面可以与有源图案AP的顶表面基本共面。
可以在基底100上形成掩模图案120，掩模图案120具有开口122并且暴露第一初步器件隔离层P_ST1的顶表面。开口122可以暴露设置在第一初步器件隔离层P_ST1的两侧上的有源图案AP的端区域。掩模图案120可以包括SOH(硬掩模上旋涂)层。开口122可以沿着第一初步器件隔离层P_ST1的顶表面延伸。
可以使用掩模图案120作为蚀刻掩模来蚀刻第一初步器件隔离层P_ST1的上部分。因此，第一初步器件隔离层P_ST1的下部分可以保留在有源区AR之间。被开口122暴露的有源图案AP的端区域可以在蚀刻工艺期间被部分地蚀刻。被掩模图案120覆盖的第二器件隔离层ST2和第三器件隔离层ST3在蚀刻工艺期间不会被蚀刻。
可以在开口122中形成绝缘图案124。绝缘图案124可以与第一初步器件隔离层P_ST1的下部分接触。形成绝缘图案124的步骤可以包括：在掩模图案120上形成填充开口122的绝缘层(未示出)，并且将该绝缘层平坦化直到暴露掩模图案120的顶表面为止。
绝缘图案124可以包括与第一初步器件隔离层P_ST1相同的材料。绝缘图案124可以包括例如氧化硅层。因此，绝缘图案124可以与第一初步器件隔离层P_ST1的下部分接触以形成一个整体。
参照图1以及图4A和图4B，可以去除掩模图案120。可以使用灰化工艺和/或剥去工艺来去除掩模图案120。
之后，可以蚀刻第三器件隔离层ST3以暴露有源图案AP的上部分。可以将通过第三器件隔离层ST3暴露的有源图案AP的每个上区域限定为有源鳍AF。因此，第三器件隔离层ST3的顶表面ST3_U可以位于比有源鳍AF的顶表面SP_U低的水平。
在第三器件隔离层ST3的蚀刻工艺期间，可以蚀刻第二器件隔离层ST2的上部分。因此，第二器件隔离层ST2的顶表面可以与第三器件隔离层ST3的顶表面ST3_U基本共面。
在第三器件隔离层ST3的蚀刻工艺期间，可以蚀刻绝缘图案124的上部分。可以通过蚀刻后的绝缘图案124和第一初步器件隔离层P_ST1的下部分来限定第一器件隔离层ST1。即，可以将蚀刻后的绝缘图案124限定为第一器件隔离层ST1的上部分ST1_UP，并可以将第一初步器件隔离层P_ST1的下部分限定为第一器件隔离层ST1的下部分ST1_LP。第一器件隔离层ST1的上部分ST1_UP的宽度w1可以大于第一器件隔离层ST1的下部分ST1_LP的宽度w2。第一器件隔离层ST1的顶表面ST1_U可以位于比有源图案AP的顶表面AP_U高的水平。
参照图1以及图5A和图5B，可以在基底100上形成栅极结构GS，栅极结构GS在第二方向D2上延伸并在第一方向D1上彼此分隔开。例如，形成栅极结构GS的步骤可以包括：在基底100上形成牺牲栅极图案、沿着每个牺牲栅极图案的相对的侧壁形成栅极间隔件GSP、形成覆盖牺牲栅极图案和栅极间隔件GSP的第一层间绝缘层110、将第一层间绝缘层110平坦化直到暴露牺牲栅极图案为止、去除牺牲栅极图案之后在栅极间隔件GSP之间形成间隙区、在第一层间绝缘层110上形成填充该间隙区的一部分的栅极绝缘层、在栅极绝缘层上形成填充该间隙区的其余部分的栅电极层、并将栅极绝缘层和栅电极层平坦化直到暴露第一层间绝缘层110的顶表面为止。因此，可以在间隙区中形成栅极绝缘图案GI和栅电极GE。可以通过平坦化工艺使栅极间隔件GSP的上部分平坦化。通过平坦化工艺，栅极绝缘图案GI的顶表面、栅电极GE的顶表面和栅极间隔件GSP的顶表面可以与第一层间绝缘层110的顶表面基本共面。在这种情况下，如图5A中所示，栅极绝缘图案GI可以在栅电极GE和栅极间隔件GSP之间延伸。
之后，可以在第一层间绝缘层110上形成盖图案CAP。盖图案CAP可以覆盖栅极绝缘图案GI的顶表面、栅电极GE的顶表面和栅极间隔件GSP的顶表面。
在另一个示例中，形成栅极结构GS的步骤可以包括在基底100上顺序地形成栅极绝缘层、栅电极层和盖层，并通过顺序地将盖层、栅电极层和栅极绝缘层图案化来形成盖图案CAP、栅电极GE和栅极绝缘图案GI。在这种情况下，与图5A中所示不同，栅极绝缘图案GI可以局部地形成在栅电极GE的下面，盖图案CAP可以局部地形成在栅电极GE的顶表面上。形成栅极结构GS的步骤还可以包括沿着栅电极GE的相对的侧壁形成栅极间隔件GSP。形成栅极间隔件GSP的步骤可以包括形成覆盖栅极绝缘图案GI、栅电极GE和盖图案CAP的栅极间隔件层(未示出)，并且对栅极间隔件层执行各向异性蚀刻工艺。
栅极结构GS可以包括第一栅极结构GS1和第二栅极结构GS2。第一栅极结构GS1可以设置在第一器件隔离层ST1上并且在有源区AR之间，第二栅极结构GS2可以设置在有源区AR上。每个第二栅极结构GS2可以与有源图案AP交叉，并且在第一方向D1上彼此分隔开。第一栅极结构GS1可以与有源图案AP分隔开。
第一栅极结构GS1的底表面L1可以接触第一器件隔离层ST1的顶表面ST1_U。第一栅极结构GS1的栅极绝缘图案GI可以接触第一器件隔离层ST1的顶表面ST1_U。因此，第一栅极结构GS1的底表面L1可以位于比有源图案AP的顶表面AP_U高的水平。第二栅极结构GS2的底表面L2可以接触有源图案AP的顶表面AP_U。
可以在每个第二栅极结构GS2的两侧处的有源图案AP中形成源极/漏极区SD。形成源极/漏极区SD的步骤可以包括：形成牺牲栅极图案和栅极间隔件GSP，并且使用每个牺牲栅极图案的两侧的有源图案AP作为种子来执行选择性外延生长工艺。针对另一个示例，形成源极/漏极区SD的步骤可以包括：在形成栅极结构GS之后，对每个第二栅极结构GS2的两侧处的有源图案AP执行离子注入工艺。
返回参照图1以及图2A和图2B，可以在基底100上形成覆盖栅极结构GS的第二层间绝缘层115。根据实施例，可以在盖图案CAP上形成第二层间绝缘层。可以将源极/漏极接触件CA形成为贯穿第二层间绝缘层115、盖图案CAP和第一层间绝缘层110，然后连接到源极/漏极区SD。可以将栅极接触件CB形成为贯穿栅极结构上的第二层间绝缘层115和盖图案CAP，然后连接到栅电极GE。形成源极/漏极接触件CA和栅极接触件CB的步骤可以包括：形成贯穿第一层间绝缘层110、第二层间绝缘层115和盖图案CAP进而暴露源极/漏极区SD的接触孔、形成贯穿第二层间绝缘层115和盖图案CAP进而暴露栅电极GE的栅极接触孔、在第二层间绝缘层115上形成填充每个源极/漏极接触孔的一部分和栅极接触孔的一部分的阻挡层、在阻挡层上形成填充每个源极/漏极接触孔的其余部分和栅极接触孔的其余部分的导电层、并将阻挡层和导电层平坦化直到暴露第二层间绝缘层115为止。
可以在基底100上形成布线。布线可以电连接源极/漏极接触件CA和栅极接触件CB。布线可以分别通过源极/漏极接触件CA和栅极接触件CB被施加电压到源极/漏极区SD和栅电极GE。
图6A和图6B是示出根据第二实施例的半导体装置的图，并且是分别沿着图1的线I-I′和II-II′截取的剖视图。对与参照图1以及图2A和图2B的根据第一实施例的半导体装置相同的结构，提供相同的附图标记。将省略对已经在上面讨论过的共同特征的描述。
参照图1以及图6A和图6B，半导体装置可以包括彼此相邻的第一逻辑单元C1和第二逻辑单元C2。第一逻辑单元C1可以包括通过器件隔离层ST而彼此分开的有源区AR。第一逻辑单元C1可以通过器件隔离层ST与第二逻辑单元C2分开。单元边界Cb可以限定在彼此相邻的第一逻辑单元C1与第二逻辑单元C2之间。
器件隔离层ST可以包括第一器件隔离层ST1和第二器件隔离层ST2。第一器件隔离层ST1可以在第二方向D2上延伸以将有源区AR彼此分开。有源区AR可以利用有源区AR之间的第一器件隔离层ST1而在第一方向D1上彼此分隔开。在第一方向D1上延伸的第二器件隔离层ST2可以将第一逻辑单元C1和与第一逻辑单元C1相邻的第二逻辑单元C2分开。
每个有源区AR可以包括从基底100突出的多个有源图案AP。有源图案AP可以在第一方向D1上延伸并且在第二方向D2上彼此分隔开。器件隔离层ST还可以包括设置在有源图案AP的两侧上的第三器件隔离层ST3。在第一方向D1上延伸的第三器件隔离层ST3可以连接到第一器件隔离层ST1。
根据实施例，每个有源图案AP可以包括通过第三器件隔离层ST3暴露的上区域(在下文中，其被称为有源鳍AF)。第三器件隔离层ST3的顶表面ST3_U可以位于比有源图案AP的顶表面AP_U低的水平。第二器件隔离层ST2的顶表面可以与第三器件隔离层ST3的顶表面ST3_U基本共面。
在第二方向D2上延伸并且在第一方向D1上彼此分隔开的栅极结构GS可以设置在基底100上。根据实施例，栅极结构GS可以包括贯穿有源区AR之间的第一器件隔离层ST1的第一栅极结构GS1以及设置在有源区AR上的第二栅极结构GS2。每个第二栅极结构GS2可以与在第二方向D2上彼此分隔开的有源图案AP交叉。第一栅极结构GS1可以与有源图案AP分隔开。
每个栅极结构GS可以包括在第二方向D2上延伸的栅电极GE、沿着栅电极GE的底表面延伸的栅极绝缘图案GI、沿着栅电极GE的顶表面延伸的盖图案CAP以及形成在栅电极GE的相对的侧壁上的栅极间隔件GSP。栅极绝缘图案GI可以在栅电极GE和栅极间隔件GSP之间延伸。在第一方向D1上延伸的盖图案CAP可以覆盖多个栅电极GE的顶表面。
根据实施例，第一栅极结构GS1的底表面L1可以与第一器件隔离层ST1的底表面ST1_L接触。即，第一栅极结构GS1的栅极绝缘图案GI可以与第一器件隔离层ST1的底表面ST1_L接触。第一栅极结构GS1的顶表面U可以位于比有源图案AP的顶表面AP_U高的水平。第二栅极结构GS2的底表面L2可以与有源图案AP的顶表面AP_U接触。
源极/漏极区SD可以设置在每个第二栅极结构GS2的两个侧面的有源图案AP中。位于第二栅极结构GS2的下面并且与第二栅极结构GS2叠置的有源图案AP的区域可以用作沟道区CH。
第一栅极结构GS1可以通过第一器件隔离层ST1而与相邻的源极/漏极区SD电绝缘。即，第一栅极结构GS1可以是不构成第一逻辑单元C1中的晶体管的虚拟栅极结构。在第二方向D2上延伸的栅极结构GS可以与在第一逻辑单元C1和第二逻辑单元C2之间的单元边界Cb交叉。栅极结构GS可以在第二逻辑单元C2上延伸。
在第二方向D2上延伸的第一栅极结构GS1可以与第二逻辑单元C2中设置的有源图案AP交叉。在第二逻辑单元C2中，源极/漏极区SD可以设置在第一栅极结构GS1的两侧的有源图案AP中。在第二逻辑单元C2中，位于第一栅极结构GS1的下面并且与第一栅极结构GS1叠置的有源图案AP的区域可以用作沟道区CH。即，第一栅极结构GS1可以构成晶体管。
根据实施例，贯穿第一器件隔离层ST1的第一栅极结构GS1可以通过第一器件隔离层ST1而容易地与相邻的源极/漏极区SD绝缘。此外，通过设置贯穿第一器件隔离层ST1的第一栅极结构GS1可以使第一栅极结构GS1的栅电极GE的体积增大。因此，在第二逻辑单元C2中，由第一栅极结构GS1构成的晶体管可以具有多种特性。
覆盖栅极结构GS的第一层间绝缘层110可以设置在基底100上。第一层间绝缘层110可以设置在栅极结构GS之间。每个栅极结构GS的栅电极GE的顶表面可以与第一层间绝缘层110的顶表面基本共面。盖图案CAP可以在第一层间绝缘层110上延伸。第一层间绝缘层110可以包括氧化硅层和氮氧化硅层中的至少一者。
根据实施例，第一器件隔离层ST1可以包括与第一层间绝缘层110相同的材料。第一器件隔离层ST1可以连接到第一层间绝缘层110以形成一个整体。
第二层间绝缘层115可以设置在盖图案CAP上。第二层间绝缘层115可以包括氧化硅层和氮氧化硅层中的至少一者。
贯穿第二层间绝缘层115、盖图案CAP和第一层间绝缘层110的源极/漏极接触件CA可以连接到源极/漏极区SD。阻挡图案130可以设置在每个源极/漏极接触件CA与第一层间绝缘层110之间。阻挡图案130可以在每个源极/漏极接触件CA与盖图案CAP之间以及每个源极/漏极接触件CA与第二层间绝缘层115之间延伸。此外，阻挡图案130可以在每个源极/漏极接触件CA与基底100之间延伸。电连接到栅电极GE的栅极接触件CB可以设置在每个栅极结构GS上。栅极接触件CB可以贯穿第二层间绝缘层115和盖图案CAP以连接到栅电极GE。源极/漏极接触件CA的顶表面和栅极接触件CB的顶表面可以与第二层间绝缘层115的顶表面基本共面。源极/漏极接触件CA和栅极接触件CB可以包括相同的材料。
布线可以设置在基底100上以连接到源极/漏极接触件CA和栅极接触件CB。布线可以分别通过源极/漏极接触件CA和栅极接触件CB将电压施加到源极/漏极区SD和栅电极GE。
图7A和图8A是示出制造根据第二实施例的半导体装置的方法的图，并且是沿着图1的线I-I′截取的剖视图。图7B和图8B是示出制造根据第二实施例的半导体装置的方法的图，并且是沿着图1的线II-II′截取的剖视图。对与参照图1以及图3A至图5A和图3B至图5B的制造根据第一实施例的半导体装置的方法相同的结构，提供相同的附图标记。将省略对上面已经描述过的共同特征的描述。
参照图1以及图7A和图7B，可以在基底100上形成第一初步器件隔离层(未示出)和第二器件隔离层ST2。在第一逻辑单元C1中，第一初步器件隔离层可以在第二方向D2上延伸以将有源区AR彼此分开。有源区AR可以在第一方向D1上彼此分隔开。第二器件隔离层ST2可以在第一方向D1上延伸以将第一逻辑单元C1和与第一逻辑单元C1相邻的第二逻辑单元C2分开。可以通过STI(浅沟槽隔离)工艺形成第一初步器件隔离层和第二器件隔离层ST2。此外，可以在基底100上形成第三器件隔离层ST3。第三器件隔离层ST3可以在第一方向D1上延伸以限定每个有源区AR中的有源图案AP。可以通过STI(浅沟槽隔离)工艺形成第三器件隔离层ST3。第一初步器件隔离层、第二器件隔离层ST2和第三器件隔离层ST3可以是一个绝缘层的实质上彼此连接的部分。第一初步器件隔离层的顶表面、第二器件隔离层ST2的顶表面和第三器件隔离层ST3的顶表面可以与有源图案AP的顶表面基本共面。
可以蚀刻第三器件隔离层ST3的上部分以暴露有源图案AP的上区域。可以将通过第三器件隔离层ST3暴露的有源图案AP的上区域限定为有源鳍AF。在蚀刻工艺期间，可以蚀刻第一初步器件隔离层的顶表面和第二器件隔离层ST2。因此，第一初步器件隔离层的顶表面、第二器件隔离层ST2的顶表面可以与第三器件隔离层ST3的顶表面基本共面。
可以在基底100上形成掩模图案120，掩模图案120具有开口122并且暴露第一初步器件隔离层的顶表面。掩模图案120可以包括SOH(硬掩模上旋涂)层。开口122可以沿着第一初步器件隔离层的顶表面延伸。
可以通过使用掩模图案120作为蚀刻掩模执行蚀刻工艺来去除第一初步器件隔离层。因此，可以在有源区AR之间形成暴露基底100的沟槽T。被掩模图案120覆盖的第二器件隔离层ST2和第三器件隔离层ST3在蚀刻工艺期间不会被蚀刻。
参照图1以及图8A和图8B，可以去除掩模图案120。可以使用灰化工艺和/或剥去工艺来去除掩模图案120。
之后，可以在基底100上形成在第二方向D2上延伸并且在第一方向D1上彼此分隔开的栅极结构GS。形成栅极结构GS的步骤可以与参照图1、图5A和图5B描述的制造根据第一实施例的半导体装置的方法相同。例如，形成栅极结构GS的步骤可以包括：形成牺牲栅极图案和栅极间隔件GSP、形成覆盖牺牲栅极图案的第一层间绝缘层110、将第一层间绝缘层110平坦化直到暴露牺牲栅极图案为止、去除牺牲栅极图案之后在栅极间隔件GSP之间形成间隙区、并在间隙区中形成栅极绝缘图案GI和栅电极GE。之后，可以在第一层间绝缘层110上形成覆盖栅极绝缘图案GI的顶表面、栅电极GE的顶表面和栅极间隔件GSP的顶表面的盖图案CAP。
根据实施例，栅极结构GS可以包括设置在位于有源区AR之间的沟槽T中的第一栅极结构GS1以及设置在有源区AR上的第二栅极结构GS2。每个第二栅极结构GS2可以与第二方向D2上彼此分隔开的有源图案AP交叉。第一栅极结构GS1可以与有源图案AP分隔开。
第一栅极结构GS1的底表面L1可以与沟槽T的底表面接触。即，第一栅极结构GS1的栅极绝缘图案GI可以与沟槽T的底表面接触。第一栅极结构GS1的相对侧壁可以与沟槽T的内侧壁分隔开。因此，可以将第一栅极结构GS1形成为部分地填充沟槽T，并且可以将第一层间绝缘层110形成为填充沟槽T的其余部分。第一层间绝缘层110的一部分可以在第一栅极结构GS1的相对侧壁与沟槽T的内侧壁之间延伸。
第一栅极结构GS1的顶表面U可以位于比有源图案AP的顶表面高的水平处。第二栅极结构GS2的底表面L2可以与有源图案AP的顶表面AP_U接触。
可以在每个第二栅极结构GS2的两侧的有源图案AP中形成源极/漏极区SD。形成源极/漏极区SD的步骤可以与参照图1、图5A和图5B的制造根据第一实施例的半导体装置的方法相同。
返回参照图1以及图6A和图6B，可以将第一层间绝缘层110形成为完全填充沟槽T。因此，可以限定将有源区AR彼此分隔开的第一器件隔离层ST1。第一器件隔离层ST1可以在第二方向D2上延伸。第一栅极结构GS1可以贯穿第一器件隔离层ST1。
可以在盖图案CAP上形成第二层间绝缘层115。可以形成与源极/漏极区SD连接的源极/漏极接触件CA。源极/漏极接触件CA可以贯穿第二层间绝缘层115、盖图案CAP和第一层间绝缘层110。可以在每个栅极结构GS上形成与栅电极GE连接的栅极接触件CB。栅极接触件CB可以贯穿第二层间绝缘层115和盖图案CAP。形成源极/漏极接触件CA和栅极接触件CB的步骤可以与制造根据第一实施例的半导体装置的方法相同。
可以在基底100上形成布线。布线可以电连接源极/漏极接触件CA和栅极接触件CB。布线可以分别通过源极/漏极接触件CA和栅极接触件CB施加电压到源极/漏极区SD和栅电极GE。
图9是示出根据一些实施例的变型示例的半导体装置的平面图。图10A和图10B是示出根据第一实施例的变型示例的半导体装置的图，并且是分别沿着图9的线I-I′和II-II′截取的剖视图。在下文中，为了简化描述，以下将仅描述与参照图1以及图2A和图2B描述的根据第一实施例的半导体装置的差异。
参照图9以及图10A和图10B，栅极结构GS可以包括第一栅极结构GS1和第二栅极结构GS2。第一栅极结构GS1可以设置在有源区AR之间的第一器件隔离层ST1上。第二栅极结构GS2可以设置在有源区AR上，每个第二栅极结构GS2可以与彼此分隔开的有源图案AP交叉。
根据变型的示例实施例，当从平面图中观察时，第一栅极结构GS1可以设置为与在第二方向D2上彼此分隔开的有源图案AP的端区域以及第一器件隔离层ST1叠置。第一栅极结构GS1的底表面的第一部分L1(a)可以与在第二方向上彼此分隔开的有源区AP的端区域接触，第一栅极结构GS1的底表面的第二部分L1(b)可以与第一器件隔离层ST1的顶表面ST1_U接触。
第一器件隔离层ST1的顶表面ST1_U可以位于比有源图案AP的顶表面高的水平。即，与有源区AP的端区域接触的第一栅极结构GS1的底表面的第一部分L1(a)可以位于比与第一器件隔离层ST1的顶表面ST1_U接触的第一栅极结构GS1的底表面的第二部分L1(b)低的水平。第二栅极结构GS2的底表面L2可以接触有源图案AP的顶表面AP_U。
源极/漏极区SD可以设置在每个第二栅极结构GS2的两侧处的有源图案AP中。第一栅极结构GS1可以通过第一器件隔离层ST1而与相邻的源极/漏极区SD电绝缘。此外，第一栅极结构GS1可以包括在第二方向D2上延伸的栅电极GE和沿着栅电极GE的底表面延伸的栅极绝缘图案GI。第一栅极结构GS1的栅电极GE可以通过栅极绝缘图案GI而与有源图案AP绝缘。在第一逻辑单元C1中，第一栅极结构GS1可以是不构成晶体管的虚拟栅极结构。
第一栅极结构GS1可以在第二逻辑单元C2上延伸。第一栅极结构GS1可以在第二方向D2上延伸以与第二逻辑单元C2中设置的有源图案AP交叉。在第二逻辑单元C2中，源极/漏极区可以设置在每个第一栅极结构GS1的两侧的有源图案AP中。在第二逻辑单元C2中，位于第一栅极结构GS1的下面并且与第一栅极结构GS1叠置的有源图案AP的区域可以用作沟道区。即，在第二逻辑单元C2中，第一栅极结构GS1可以构成晶体管。
根据变型的示例实施例，第一器件隔离层ST1的顶表面ST1_U可以位于比有源图案AP的顶表面AP_U高的水平，第一栅极结构GS1可以设置在第一器件隔离层ST1的顶表面ST1_U上。因此，在第一逻辑单元C1中，第一栅极结构GS1可以通过第一器件隔离层ST1而容易地与相邻的源极/漏极区SD绝缘。
此外，因为第一栅极结构GS1的底表面的第一部分L1(a)位于比第一栅极结构GS1的底表面的第二部分L1(b)低的水平，所以第一栅极结构GS1的栅电极GE的体积可以增大。因此，在第二逻辑单元C2中，由第一栅极结构GS1构成的晶体管可以具有多种特性。
图11A和图11B是示出根据第二实施例的变型示例的半导体装置的图，并且是分别沿着图9的线I-I′和II-II′截取的剖视图。在下文中，为了简化描述，以下将仅描述与参照图1以及图2A和图2B描述的根据第一实施例的半导体装置的差异。
参照图9以及图11A和图11B，栅极结构GS可以包括贯穿有源区AR之间的第一器件隔离层ST1的第一栅极结构GS1以及设置在有源区AR上的第二栅极结构GS2。每个第二栅极结构GS2可以与在第二方向D2上彼此分隔开的有源图案AP交叉。
根据变型的示例实施例，当从平面图中观察时，第一栅极结构GS1可以设置为与在第二方向D2上彼此分隔开的有源图案AP的端区域以及第一器件隔离层ST1叠置。第一栅极结构GS1的底表面的第一部分L1(a)可以与在第二方向D2上彼此分隔开的有源区AP的端区域接触，第一栅极结构GS1的底表面的第二部分L1(b)可以与第一器件隔离层ST1的底表面ST1_L接触。因此，与有源区AP的端区域接触的第一栅极结构GS1的底表面的第一部分L1(a)可以位于比与第一器件隔离层ST1的底表面ST1_L接触的第一栅极结构GS1的底表面的第二部分L1(b)高的水平。第一栅极结构GS1的顶表面U可以位于比有源图案AP的顶表面AP_U高的水平。第二栅极结构GS2的底表面L2可以与有源图案AP的顶表面AP_U接触。
源极/漏极区SD可以设置在每个第二栅极结构GS2的两侧处的有源图案AP中。第一栅极结构GS1可以通过第一器件隔离层ST1而与相邻的源极/漏极区SD电绝缘。此外，第一栅极结构GS1可以包括在第二方向D2上延伸的栅电极GE和沿着栅电极GE的底表面延伸的栅极绝缘图案GI，并且栅电极GE可以通过栅极绝缘图案GI而与有源图案AP电绝缘。在第一逻辑单元C1中，第一栅极结构GS1可以是不构成晶体管的虚拟栅极结构。
第一栅极结构GS1可以在第二逻辑单元C2上延伸。在第二方向D2上延伸的第一栅极结构GS1可以与第二逻辑单元C2中设置的有源图案AP交叉。在第二逻辑单元C2中，源极/漏极区SD可以设置在每个第一栅极结构GS1的两侧的有源图案AP中。在第二逻辑单元C2中，位于第一栅极结构GS1的下面并且与第一栅极结构GS1叠置的有源图案AP的区域可以用作沟道区。即，设置在第二逻辑单元C2中的第一栅极结构GS1可以构成晶体管。
根据变型的示例实施例，在第一逻辑单元C1中，贯穿第一器件隔离层ST1的第一栅极结构GS1可以通过第一器件隔离层ST1而容易地与相邻的源极/漏极区SD绝缘。此外，通过设置贯穿第一器件隔离层ST1的第一栅极结构GS1可以使第一栅极结构GS1的栅电极GE的体积增大。因此，在第二逻辑单元C2中，由第一栅极结构GS1构成的晶体管可以具有多种特性。
图12是示出根据第三实施例的半导体装置的平面图。图13A和图13B是示出根据第三实施例的半导体装置的图，并且是分别沿着图12的线I-I′和II-II′截取的剖视图。对与参照图1以及图2A和图2B描述的根据第一实施例的半导体装置相同的结构，提供相同的附图标记。将省略对上面已经讨论过的共同特征的描述。
参照图12以及图13A和图13B，半导体装置可以包括第一逻辑单元C1和与第一逻辑单元C1相邻的第二逻辑单元C2。第一逻辑单元C1可以包括通过器件隔离层ST而彼此分开的有源图案AP。第一逻辑单元C1可以通过器件隔离层ST而与第二逻辑单元C2分开。单元边界Cb可以限定在第一逻辑单元C1与第二逻辑单元C2之间。
器件隔离层ST可以包括第一器件隔离层ST1和第二器件隔离层ST2。第一器件隔离层ST1可以在第二方向D2上延伸，并且在第一方向D1上将有源区AR彼此分开。第二器件隔离层ST2可以在第一方向D1上延伸，并且将第一逻辑单元C1和与第一逻辑单元C1相邻的第二逻辑单元C2分开。
每个有源区AR可以包括从基底100突出的多个有源图案AP。有源图案AP可以在第一方向D1上延伸并且在第二方向D2上彼此分隔开。器件隔离层ST还可以包括设置在有源图案AP的两侧上的第三器件隔离层ST3。在第一方向D1上延伸的第三器件隔离层ST3可以连接到第一器件隔离层ST1。
根据实施例，每个有源图案AP可以具有通过第三器件隔离层ST3暴露的上区域(在下文中，其被称为有源鳍AF)。即，第三器件隔离层ST3的顶表面ST3_U可以位于比有源图案AP的顶表面AP_U低的水平。第二器件隔离层ST2的顶表面可以与第三器件隔离层ST3的顶表面ST3_U基本共面。
与有源图案AP交叉并且在第二方向D2上延伸的栅极结构GS可以设置在基底100上。栅极结构GS可以在第一方向D1上彼此分隔开。每个栅极结构GS可以包括在第二方向D2上延伸的栅电极GE、沿着栅电极GE的底表面延伸的栅极绝缘图案GI、沿着栅电极GE的顶表面延伸的盖图案CAP以及设置在栅电极GE的相对的侧壁上的栅极间隔件GSP。栅极绝缘图案GI可以在栅电极GE和栅极间隔件GSP之间延伸。在第一方向D1上延伸的盖图案CAP可以覆盖多个栅电极GE的顶表面。
根据示例实施例，栅极结构GS可以包括一对第一栅极结构GS1以及第二栅极结构GS2。每个第一栅极结构GS1可以贯穿有源区AR之间的第一器件隔离层ST1。每个第二栅极结构GS2可以与在第二方向D2上彼此分隔开的有源图案AP交叉。
每个第一栅极结构GS1可以设置为与有源图案AP的端区域以及第一器件隔离层ST1叠置。每个第一栅极结构GS1的底表面的第一部分L1(a)可以与在第二方向D2上彼此分隔开的有源区AP的端区域接触。每个第一栅极结构GS1的底表面的第二部分L1(b)可以与第一器件隔离层ST1的底表面ST1_L接触。因此，每个第一栅极结构GS1的底表面的第一部分L1(a)可以位于比每个第一栅极结构GS1的底表面的第二部分L1(b)高的水平。每个第一栅极结构GS1的顶表面U可以位于比有源图案AP的顶表面AP_U高的水平。第二栅极结构GS2的底表面L2可以接触有源图案AP的顶表面AP_U。
源极/漏极区SD可以设置在每个第二栅极结构GS2的两侧的有源图案AP中。位于第二栅极结构GS2的下面并且与第二栅极结构GS2叠置的有源图案AP的区域可以用作沟道区CH。
每个第一栅极结构GS1可以通过第一器件隔离层ST1而与相邻的源极/漏极区SD电绝缘。此外，每个第一栅极结构GS1的栅电极GE可以通过栅极绝缘图案GI而与有源图案AP电绝缘。在第一逻辑单元C1中，第一栅极结构GS1可以是不构成晶体管的虚拟栅极结构。
第一栅极结构GS1可以在第二逻辑单元C2上延伸。在第二方向D2上延伸的每个第一栅极结构GS1可以与第二逻辑单元C2中设置的有源图案AP交叉。源极/漏极区SD可以设置在每个第一栅极结构GS1的两侧的有源图案AP中或有源图案AP处。位于第一栅极结构GS1的下面并且与第一栅极结构GS1叠置的有源图案AP的区域可以用作沟道区CH。即，在第二逻辑单元C2中，每个第一栅极结构GS1可以构成晶体管。
根据示例实施例，在第一逻辑单元C1中，可以通过设置贯穿第一器件隔离层ST1的成对的第一栅极结构GS1而容易地使彼此相邻的有源区AR彼此绝缘。此外，可以通过设置贯穿第一器件隔离层ST1的第一栅极结构GS1而使第一栅极结构GS1的栅电极GE的体积增大。因此，在第二逻辑单元C2中，由第一栅极结构GS1构成的晶体管可以具有多种特性。
覆盖栅极结构GS的第一层间绝缘层110可以设置在基底100上。第一层间绝缘层110可以设置在栅极结构GS之间。每个栅极结构GS的栅电极GE的顶表面可以与第一层间绝缘层110的顶表面基本共面。盖图案CAP可以在第一层间绝缘层110上延伸。
根据示例实施例，第一器件隔离层ST1可以包括与第一层间绝缘层110相同的材料。第一器件隔离层ST1可以连接到第一层间绝缘层110以形成一个整体。
第二层间绝缘层115可以设置在盖图案CAP上。源极/漏极接触件CA可以贯穿第二层间绝缘层115、盖图案CAP和第一层间绝缘层110以电连接到源极/漏极区SD。栅极接触件CB可以设置在每个栅极结构GS上。栅极接触件CB可以贯穿第二层间绝缘层115和盖图案CAP以电连接到栅电极GE。电连接到源极/漏极接触件CA和栅极接触件CB的布线可以设置在基底100上。布线可以通过源极/漏极接触件CA和栅极接触件CB将电压施加到源极/漏极区SD和栅电极GE。
图14A和图15A是示出制造根据第三实施例的半导体装置的方法的图，并且是沿着图12的线I-I′截取的剖视图。图14B和图15B是示出制造根据第三实施例的半导体装置的方法的图，并且是沿着图12的线II-II′截取的剖视图。对与参照图1、图3A至图5A以及图3B至图5B描述的根据第一实施例的半导体装置的制造方法相同的结构，提供相同的附图标记。将省略对上面已经描述过的共同特征的描述。
参照图12以及图14A和图14B，可以在基底100上形成第一初步器件隔离层(未示出)和第二器件隔离层ST2。在第一逻辑单元C1中，第一初步器件隔离层可以在第二方向D2上延伸以将有源区AR彼此分开。有源区AR可以在第一方向D1上彼此分隔开。第二器件隔离层ST2可以在第一方向D1上延伸以将第一逻辑单元C1和与第一逻辑单元C1相邻的第二逻辑单元C2分开。可以通过STI(浅沟槽隔离)工艺形成第一初步器件隔离层和第二器件隔离层ST2。此外，可以在基底100上形成第三器件隔离层ST3。第三器件隔离层ST3可以在第一方向D1上延伸以限定每个有源区AR中的有源图案AP。可以通过STI(浅沟槽隔离)工艺形成第三器件隔离层ST3。第一初步器件隔离层、第二器件隔离层ST2和第三器件隔离层ST3可以是一个绝缘层的实质上彼此连接的部分。第一初步器件隔离层的顶表面、第二器件隔离层ST2的顶表面和第三器件隔离层ST3的顶表面可以与有源图案AP的顶表面基本共面。
可以蚀刻第三器件隔离层ST3的上部分以暴露有源图案AP的上区域。可以将通过第三器件隔离层ST3暴露的有源图案AP的上区域限定为有源鳍AF。在蚀刻工艺期间，可以蚀刻第一初步器件隔离层和第二器件隔离层ST2。因此，第一初步器件隔离层的顶表面和第二器件隔离层ST2的顶表面可以与第三器件隔离层ST3的顶表面基本共面。
可以在基底100上形成掩模图案120，掩模图案120具有开口122并且暴露第一初步器件隔离层的顶表面。掩模图案120可以包括SOH(硬掩模上旋涂)层。开口122可以沿着第一初步器件隔离层的顶表面延伸。
可以通过使用掩模图案120作为蚀刻掩模执行蚀刻工艺来去除第一初步器件隔离层。因此，可以在有源区AR之间形成暴露基底100的沟槽T。被掩模图案120覆盖的第二器件隔离层ST2和第三器件隔离层ST3在蚀刻工艺期间不会被蚀刻。
参照图12以及图15A和图15B，可以去除掩模图案120。可以使用灰化工艺和/或剥去工艺来去除掩模图案120。
之后，可以在基底100上形成在第二方向D2上延伸并且在第一方向D1上彼此分隔开的栅极结构GS。形成栅极结构GS的步骤可以与参照图1、图5A和图5B描述的制造根据第一实施例的半导体装置的方法基本相同。例如，形成栅极结构GS的步骤可以包括：形成牺牲栅极图案(未示出)和栅极间隔件GSP、形成覆盖牺牲栅极图案的第一层间绝缘层110、将第一层间绝缘层110平坦化直到暴露牺牲栅极图案为止、去除牺牲栅极图案之后在栅极间隔件GSP之间形成间隙区、并在间隙区中形成栅极绝缘图案GI和栅电极GE。之后，可以在第一层间绝缘层110上形成覆盖栅极绝缘图案GI的顶表面、栅电极GE的顶表面和栅极间隔件GSP的顶表面的盖图案CAP。
根据实施例，栅极结构GS可以包括设置在位于有源区AR之间的沟槽T中的一对第一栅极结构GS1以及设置在有源区AR上的第二栅极结构GS2。每个第二栅极结构GS2可以与在第二方向D2上彼此分隔开的有源图案AP交叉。
可以将每个第一栅极结构GS1形成为与在第二方向上彼此分隔开的有源图案AP的端区域以及沟槽T叠置。每个第一栅极结构GS1的侧壁可以与沟槽T的内侧壁接触。可以将第一栅极结构GS1形成为在沟槽T中彼此分隔开。因此，可以将第一栅极结构GS1形成为部分地填充沟槽T，并且可以将第一层间绝缘层110形成为填充沟槽T的其余部分。即，第一层间绝缘层110的一部分可以在第一栅极结构GS1之间延伸。
第一栅极结构GS1的顶表面U可以位于比有源图案AP的顶表面高的水平处。第二栅极结构GS2的底表面L2可以与有源图案AP的顶表面AP_U接触。
可以在每个第二栅极结构GS2的两侧的有源图案AP中形成源极/漏极区SD。形成源极/漏极区SD的步骤可以与参照图1、图5A和图5B的制造根据第一实施例的半导体装置的方法相同。
返回参照图12以及图13A和图13B，可以将第一层间绝缘层110形成为填充沟槽T的其余部分。因此，可以将使有源区AR彼此分隔开的第一器件隔离层ST1限定在有源区AR之间。第一器件隔离层ST1可以在第二方向D2上延伸。每个第一栅极结构GS1可以贯穿第一器件隔离层ST1。
可以在盖图案CAP上形成第二层间绝缘层115。可以形成连接到源极/漏极区SD的源极/漏极接触件CA。源极/漏极接触件CA可以贯穿第二层间绝缘层115、盖图案CAP和第一层间绝缘层110。可以在每个栅极结构GS上形成连接到栅电极GE的栅极接触件CB。栅极接触件CB可以贯穿第二层间绝缘层115和盖图案CAP。形成源极/漏极接触件CA和栅极接触件CB的步骤可以与制造参照图1以及图2A和图2B描述的根据第一实施例的半导体装置的方法相同。
可以在基底100上形成布线。布线可以电连接源极/漏极接触件CA和栅极接触件CB。布线可以分别通过源极/漏极接触件CA和栅极接触件CB施加电压到源极/漏极区SD和栅电极GE。
图16是示出根据第四实施例的半导体装置的平面图。图17A和图17B分别是沿着图16的线I-I′和II-II′截取的剖视图。对与参照图1以及图2A和图2B描述的根据第一实施例的半导体装置相同的结构，提供相同的附图标记。将省略对上面已经讨论过的共同特征的描述。
参照图16以及图17A和图17B，半导体装置可以包括第一逻辑单元C1和与第一逻辑单元C1相邻的第二逻辑单元C2。第一逻辑单元C1可以包括通过器件隔离层ST而彼此分开的有源图案AP。第一逻辑单元C1可以通过器件隔离层ST而与第二逻辑单元C2分开。单元边界Cb可以限定在第一逻辑单元C1与第二逻辑单元C2之间。
器件隔离层ST可以包括第一器件隔离层ST1和第二器件隔离层ST2。第一器件隔离层ST1可以在第二方向D2上延伸，并且在第一方向D1上将有源区AR彼此分开。第二器件隔离层ST2可以在第一方向D1上延伸，并且将第一逻辑单元C1和与第一逻辑单元C1相邻的第二逻辑单元C2分开。
每个有源区AR可以包括基底100上突出的多个有源图案AP。有源图案AP可以在第一方向D1上延伸并且在第二方向D2上彼此分隔开。器件隔离层ST还可以包括设置在有源图案AP的两侧上的第三器件隔离层ST3。在第一方向D1上延伸的第三器件隔离层ST3可以连接到第一器件隔离层ST1。
根据实施例，每个有源图案AP可以具有通过第三器件隔离层ST3暴露的上区域(在下文中，其被称为有源鳍AF)。即，第三器件隔离层ST3的顶表面ST3_U可以位于比有源图案AP的顶表面AP_U低的水平。第二器件隔离层ST2的顶表面可以与第三器件隔离层ST3的顶表面ST3_U基本共面。
根据实施例，第一器件隔离层ST1可以具有沿着与基底100的顶表面平行的方向的宽度。第一器件隔离层ST1的上部分ST1_UP的宽度可以大于第一器件隔离层ST1的下部分ST1_LP的宽度。第一器件隔离层ST1的顶表面ST1_U可以位于比有源图案AP的顶表面AP_U高的水平
在第二方向D2上延伸并且在第一方向D1上彼此分隔开的栅极结构GS可以设置在基底100上。每个栅极结构GS可以包括在第二方向D2上延伸的栅电极GE、沿着栅电极GE的底表面延伸的栅极绝缘图案GI、沿着栅电极GE的顶表面延伸的盖图案CAP以及设置在栅电极GE的相对的侧壁上的栅极间隔件GSP。栅极绝缘图案GI可以在栅电极GE和栅极间隔件GSP之间延伸。在第一方向D1上延伸的盖图案CAP可以覆盖多个栅电极GE的顶表面。
根据示例实施例，栅极结构GS可以包括一对第一栅极结构GS1以及第二栅极结构GS2。成对的第一栅极结构GS1可以设置在第一器件隔离层ST1上。第二栅极结构GS2可以设置在有源区AR上。设置在第一器件隔离层ST1上的每个第一栅极结构GS1可以与有源图案AP分隔开。每个第二栅极结构GS2可以与第二方向D2上彼此分隔开的有源图案AP交叉。
每个第一栅极结构GS1的底表面L1可以与第一器件隔离层ST1的顶表面ST1_U接触。即，每个第一栅极结构GS1的栅极绝缘图案GI可以与第一器件隔离层ST1的顶表面ST1_U接触。因此，每个第一栅极结构GS1的底表面L1可以位于比有源图案AP的顶表面AP_U高的水平。第二栅极结构GS2的底表面L2可以与有源图案AP的顶表面AP_U接触。
源极/漏极区SD可以设置在每个第二栅极结构GS2的两侧处的有源图案AP中。位于第二栅极结构GS2的下面并且与第二栅极结构GS2叠置的有源图案AP的区域可以用作沟道区CH。
每个第一栅极结构GS1可以通过第一器件隔离层ST1而与相邻的源极/漏极区SD电绝缘。即，在第一逻辑单元C1中，第一栅极结构GS1可以是不构成晶体管的虚拟栅极结构。
第一栅极结构GS1可以在第二逻辑单元C2上延伸。在第二方向D2上延伸的每个第一栅极结构GS1可以与第二逻辑单元C2中设置的有源图案AP交叉。源极/漏极区SD可以设置在每个第一栅极结构GS1的两侧的有源图案AP中或有源图案AP处。位于第一栅极结构GS1的下面并且与第一栅极结构GS1叠置的有源图案AP的区域可以用作沟道区CH。即，在第二逻辑单元C2中，每个第一栅极结构GS1可以构成晶体管。
根据实施例，第一器件隔离层的顶表面ST1_U可以位于比有源图案AP的顶表面AP_U高的水平，成对的第一栅极结构GS1可以设置在第一器件隔离层ST1的顶表面ST1_U上。因此，在第一逻辑单元C1中可以容易地使彼此相邻的有源图案彼此绝缘。
覆盖栅极结构GS的第一层间绝缘层110可以设置在基底100上。第一层间绝缘层110可以设置在栅极结构GS之间，每个栅极结构GS的栅电极GE的顶表面可以与第一层间绝缘层110的顶表面基本共面。盖图案CAP可以在第一层间绝缘层110上延伸。第二层间绝缘层115可以设置在盖图案CAP上。源极/漏极接触件CA可以贯穿第二层间绝缘层115、盖图案CAP和第一层间绝缘层110以电连接到源极/漏极区SD。栅极接触件CB可以设置在每个栅极结构GS上。栅极接触件CB可以贯穿第二层间绝缘层115和盖图案CAP以电连接到栅电极GE。电连接到栅极接触件CB和源极/漏极接触件CA的布线(未示出)可以设置在基底100上。布线可以通过源极/漏极接触件CA和栅极接触件CB将电压施加到源极/漏极区SD和栅电极GE。
除了形成成对的栅极结构GS1，制造根据第四实施例的半导体装置(与图1和图5A中所示的不同)的方法可以与参照图1、图3A至图5A和图3B至图5B描述的制造根据第一实施例的半导体装置的方法相同。
根据实施例，半导体装置可以包括彼此相邻的第一逻辑单元和第二逻辑单元，所以栅极结构中的至少一个与第一逻辑单元和第二逻辑单元两者(例如连续地)交叉。栅极结构中的至少一个可以是不构成第一逻辑单元中的晶体管的虚拟栅极结构，并且可以构成第二逻辑单元中的晶体管。在第一逻辑单元中，可以通过将栅极结构中的至少一个设置在器件隔离层上而使彼此相邻的有源区容易地彼此绝缘。此外，由于栅极结构的栅电极相对于器件隔离层的位置可以有助于栅电极体积的增大，因此在第二逻辑单元中，可以改善由该栅极结构构成的晶体管的各种特性。因此，可以提供具有极好的可靠性和各种特性的半导体装置及其制造方法。注意，虽然有源图案示出为具有鳍形状，但是可以有各种变型。
图18是示出根据一些实施例的半导体装置的有源图案的概念图。有源图案AP的横截面可以具有欧米伽形状(omega shape)，欧米伽形状包括与基底100相邻的颈部NC和比颈部NC宽的主体部BD。栅极绝缘图案GI和栅电极GE可以顺序地设置在有源图案AP上。栅电极GE的一部分可以在有源图案AP的下方延伸。
图19是示出根据其他实施例的半导体装置的有源图案的概念图。半导体装置的有源图案AP可以具有与基底100分隔开的纳米线形状。栅极绝缘图案GI和栅电极GE可以顺序地设置在有源图案AP上。栅电极GE可以在有源图案AP和基底100之间延伸。
图20是示出包括根据一些实施例的半导体装置的电子系统的框图。
参照图20，电子系统1100可以包括控制器1110、输入/输出(I/O)装置1120、存储装置1130、接口1140和总线1150。控制器1110、输入/输出装置1120、存储装置1130和/或接口1140可以通过总线1150而彼此结合。总线1150是数据移动的路径。
控制器1110可以包括以下中的至少一者：例如，微处理器、数字信号处理器、微控制器和可以执行与其类似的功能的逻辑装置。输入/输出装置1120可以包括例如小键盘、键盘和显示装置。存储装置1130可以存储数据和/或命令。存储装置1130可以包括非易失性存储装置，例如，闪存装置、相变存储器装置和/或磁存储器装置。此外，存储装置1130还可以包括易失性存储装置。在这种情况下，存储装置1130可以包括具有根据一些实施例的半导体装置的SRAM(静态随机存取存储器)装置。接口1140可以执行将数据传输到通信网络或从通信网络接收数据的功能。接口1140可以具有有线或无线形式。例如，接口1140可以包括天线或有线/无线收发器。可以将根据一些实施例的半导体装置设置为控制器1110和输入/输出装置1120的一部分。虽然没有示出，但是电子系统1100还可以包括高速DRAM(动态随机存取存储器)和/或SRAM作为用于改善控制器1100的操作的工作存储器。
图21是示出包括根据一些实施例的半导体装置的电子装置的构造的框图。
参照图21，电子装置1200可以包括半导体芯片1210。半导体芯片1210可以包括处理器1211、嵌入式存储器1213和高速缓冲存储器1215。
处理器1211可以包括一个或更多个处理器核C1-Cn。一个或更多个处理器核C1-Cn可以处理数据和信号。处理器核C1-Cn可以包括根据实施例的半导体装置，例如，参照图1中所示的逻辑单元。电子装置1200可以使用处理数据和信号来执行特定功能。处理器1211可以是应用处理器。
嵌入式存储器1213可以与处理器1211交换第一数据DAT1。第一数据DAT1可以是正在被一个或更多个处理器核C1-Cn处理的或将要被一个或更多个处理器核C1-Cn处理的数据。嵌入式存储器1213可以管理第一数据DAT1。例如，嵌入式存储器1213可以缓冲第一数据DAT1。即，嵌入式存储器1213可以作为处理器1211的工作存储器或缓冲存储器来操作。据此，电子装置1200可以应用于可穿戴装置。
嵌入式存储器1213可以是例如SRAM。SRAM可以以比DRAM更快的速度操作。当SRAM嵌入半导体芯片1210中时，电子装置1200可以具有小尺寸并且可以以高速操作。SRAM可以包括根据实施例的半导体装置。
具有一个或更多个处理器核C1-Cn的高速缓冲存储器1215可以安装在半导体芯片1210上。高速缓冲存储器1215可以存储缓冲数据DATc。缓冲数据DATc可以是使用一个或更多个处理器核C1-Cn的数据。高速缓冲存储器1215可以具有包括根据实施例的半导体装置的SRAM。
为了易于理解，在图21中，高速缓冲存储器1215示出为单独组件。然而，处理器1211可以被配置为包括高速缓冲存储器1215。注意，图21不限于其中示出的范围。
处理器1211、嵌入式存储器1213和高速缓冲存储器1215可以基于多种接口协议来传输数据。例如，处理器1211、嵌入式存储器1213和高速缓冲存储器1215可以基于下列中的至少一者来传输数据，即，USB(通用串行总线)、SCSI(小型计算机系统接口)、高速PCI(外围组件互连)、ATA(高级技术附件)、PATA(并行ATA)、SATA(串行ATA)、SAS(串行附属SCSI)、IDE(集成驱动电子设备)和UFS(通用闪存)。
图22至图24是示出包括根据实施例的半导体装置的多媒体装置的图。图20的电子系统1100和/或图21的电子装置1200可以应用于图22中示出的移动电话或智能电话2000，可以应用于图23中所示的平板或智能平板3000，并且可以应用于图24中所示的笔记本电脑4000。
已经在这里公开了示例实施例，并且虽然采用了特定术语，但是仅以普遍性的和描述性的含义而非出于限制的目的来使用和解释这些术语。在某些情况下，如本领域的普通技术人员自本申请的提交时起将清楚的，除非另有特定指示，否则结合具体实施例描述的特征、特性和/或元件可以单独使用或者与结合其他实施例描述的特征、特性和/或元件组合起来使用。因此，本领域技术人员将理解的是，在不脱离如权利要求书阐述的本发明的精神和范围的情况下，可以做出形式和细节上的各种改变。

Claims (25)

1.一种半导体装置，包括：
第一器件隔离层，在基底上限定沿着第一方向彼此分隔开的有源区，每个有源区包括多个有源图案；
第二器件隔离层，在每个有源区中位于从基底突出的所述多个有源图案之间，第二器件隔离层在第一方向上延伸并且在与第一方向交叉的第二方向上被每个有源图案彼此分隔开以连接到第一器件隔离层；以及
栅极结构，在有源区之间的第一器件隔离层上沿着第二方向延伸，
其中，第二器件隔离层的顶表面处于比有源图案的顶表面低的水平，第一器件隔离层的顶表面处于比有源图案的顶表面高的水平，并且
其中，栅极结构的底表面的至少第一部分处于比有源图案的顶表面高的水平。
2.根据权利要求1所述的半导体装置，其中，栅极结构的底表面的至少所述第一部分接触第一器件隔离层的顶表面。
3.根据权利要求1所述的半导体装置，其中，栅极结构与有源图案分隔开，并且栅极结构的底表面接触第一器件隔离层的顶表面。
4.根据权利要求1所述的半导体装置，其中，栅极结构的底表面的第二部分接触在第二方向上彼此分隔开的有源图案的端部，栅极结构的底表面的所述第一部分接触第一器件隔离层的顶表面。
5.根据权利要求1所述的半导体装置，其中：
栅极结构包括在第二方向上延伸的栅电极和沿着栅电极的底表面延伸的栅极绝缘图案，并且
栅电极包括导电材料。
6.根据权利要求5所述的半导体装置，其中，栅极绝缘图案的底表面的至少一部分接触第一器件隔离层的顶表面。
7.根据权利要求1所述的半导体装置，其中，所述栅极结构是第一栅极结构，并且所述半导体装置还包括：
在有源区上沿着第二方向延伸的第二栅极结构，第二栅极结构与有源图案交叉并且彼此分隔开。
8.根据权利要求7所述的半导体装置，所述半导体装置还包括位于每个第二栅极结构的相对侧处的有源图案中的源极/漏极区，第一栅极结构通过第一器件隔离层与相邻的源极/漏极区电绝缘。
9.根据权利要求1所述的半导体装置，所述半导体装置还包括在第二方向上彼此相邻的第一逻辑单元和第二逻辑单元，
其中，第一器件隔离层限定第一逻辑单元中的有源区，并且
其中，栅极结构在第二方向上延伸以与第二逻辑单元的有源图案交叉。
10.根据权利要求9所述的半导体装置，所述半导体装置还包括：
源极/漏极区，位于第二逻辑单元的有源图案的第一部分中，有源图案的所述第一部分在栅极结构的相对侧处，
其中，有源图案的第二部分是沟道区，有源图案的所述第二部分在第二逻辑单元中的栅极结构下面。
11.一种半导体装置，包括：
第一器件隔离层，在基底上限定在第一方向上彼此分隔开的有源区；
第二器件隔离层，在每个有源区中限定从基底突出的有源图案，第二器件隔离层在第一方向上延伸并且在与第一方向交叉的第二方向上彼此分隔开以连接到第一器件隔离层；以及
栅极结构，在第二方向上延伸并且贯穿有源区之间的第一器件隔离层，
其中，栅极结构的底表面的至少第一部分接触第一器件隔离层的底表面。
12.根据权利要求11所述的半导体装置，其中，栅极结构的顶表面处于比有源图案的顶表面高的水平。
13.根据权利要求12所述的半导体装置，其中，第二器件隔离层的顶表面处于比有源图案的顶表面低的水平。
14.根据权利要求11所述的半导体装置，其中，栅极结构与有源图案分隔开，栅极结构的底表面接触第一器件隔离层的底表面。
15.根据权利要求11所述的半导体装置，其中，栅极结构的底表面的第二部分接触在第二方向上彼此分隔开的有源图案的端部。
16.根据权利要求11所述的半导体装置，其中，栅极结构包括在第二方向上延伸的栅电极和沿着栅电极的底表面延伸的栅极绝缘图案，栅电极包括导电材料。
17.根据权利要求16所述的半导体装置，其中，栅极绝缘图案的底表面的至少第一部分接触第一器件隔离层的底表面。
18.根据权利要求11所述的半导体装置，其中，所述栅极结构是第一栅极结构，并且所述半导体装置还包括：
在有源区上沿着第二方向延伸的第二栅极结构，每个第二栅极结构与彼此分隔开的有源图案交叉。
19.根据权利要求18所述的半导体装置，所述半导体装置还包括位于每个第二栅极结构的相对侧处的有源图案中的源极/漏极区，第一栅极结构通过第一器件隔离层与相邻的源极/漏极区电绝缘。
20.根据权利要求11所述的半导体装置，所述半导体装置还包括在第二方向上彼此相邻的第一逻辑单元和第二逻辑单元，
其中，第一器件隔离层限定第一逻辑单元中的有源区，并且
其中，栅极结构在第二方向上延伸以与第二逻辑单元的有源图案交叉。
21.一种半导体装置，包括：
第一器件隔离层，在基底上限定沿着第一方向彼此分隔开的有源区，每个有源区包括多个有源图案；
第二器件隔离层，在每个有源区中位于从基底突出的所述多个有源图案之间，第二器件隔离层在第一方向上延伸并且在与第一方向交叉的第二方向上被每个有源图案彼此分隔开以连接到第一器件隔离层；以及
栅极结构，在有源区之间的第一器件隔离层上沿着第二方向延伸，第一器件隔离层的底表面比栅极结构的底表面宽，第一器件隔离层的至少一部分将栅极结构的底表面与相邻的有源图案分开。
22.根据权利要求21所述的半导体装置，其中，栅极结构的底表面的至少第一部分处于比有源图案的顶表面高的水平。
23.根据权利要求22所述的半导体装置，其中，栅极结构的底表面的至少所述第一部分直接接触第一器件隔离层的最上面的表面。
24.根据权利要求23所述的半导体装置，其中，第一器件隔离层的最上面的表面比第一器件隔离层的底表面宽。
25.根据权利要求21所述的半导体装置，其中，栅极结构的底表面的至少第一部分接触第一器件隔离层的底表面。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102318393B1 (ko) * 2015-03-27 2021-10-28 삼성전자주식회사 전계 효과 트랜지스터를 포함하는 반도체 소자
US9825032B1 (en) * 2016-11-23 2017-11-21 Globalfoundries Inc. Metal layer routing level for vertical FET SRAM and logic cell scaling
US10283406B2 (en) 2017-01-23 2019-05-07 International Business Machines Corporation Fabrication of self-aligned gate contacts and source/drain contacts directly above gate electrodes and source/drains
KR20180120870A (ko) * 2017-04-27 2018-11-07 삼성전자주식회사 반도체 소자
KR102495258B1 (ko) * 2018-04-24 2023-02-03 삼성전자주식회사 반도체 장치
KR102492304B1 (ko) * 2018-10-01 2023-01-27 삼성전자주식회사 반도체 소자
US11081561B2 (en) * 2019-05-07 2021-08-03 Globalfoundries U.S. Inc. Field-effect transistors with vertically-serpentine gates
US11107775B1 (en) * 2020-03-31 2021-08-31 Nanya Technology Corporation Semiconductor device with electrically floating contacts between signal-transmitting contacts
KR20220170392A (ko) * 2021-06-22 2022-12-30 삼성전자주식회사 반도체 소자

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1533606A (zh) * 2002-02-22 2004-09-29 ض� 相变存储器单元的双沟槽隔离结构及其制造方法
CN1553494A (zh) * 1998-12-28 2004-12-08 ������������ʽ���� 半导体集成电路器件
CN1866525A (zh) * 2005-05-18 2006-11-22 三星电子株式会社 非易失性存储器件
CN101800228A (zh) * 2009-02-06 2010-08-11 索尼公司 半导体装置
CN102097473A (zh) * 2009-11-17 2011-06-15 美格纳半导体有限会社 半导体装置
CN102569086A (zh) * 2010-12-29 2012-07-11 中国科学院微电子研究所 半导体器件及其形成方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8653608B2 (en) 2009-10-27 2014-02-18 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET design with reduced current crowding
JP2012134439A (ja) 2010-11-30 2012-07-12 Elpida Memory Inc 半導体装置及びその製造方法
KR20120096301A (ko) * 2011-02-22 2012-08-30 삼성전자주식회사 매립형 채널 어레이 트랜지스터를 포함하는 반도체 소자의 제조 방법
JP2013058688A (ja) 2011-09-09 2013-03-28 Toshiba Corp 半導体装置の製造方法
US8659097B2 (en) 2012-01-16 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Control fin heights in FinFET structures
US8735993B2 (en) 2012-01-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET body contact and method of making same
US9041115B2 (en) 2012-05-03 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure for FinFETs
US8969974B2 (en) 2012-06-14 2015-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET device
US8766364B2 (en) 2012-08-31 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistor layout for stress optimization
JP2014049707A (ja) * 2012-09-04 2014-03-17 Ps4 Luxco S A R L 半導体装置およびその製造方法
US9337318B2 (en) 2012-10-26 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with dummy gate on non-recessed shallow trench isolation (STI)
US8928057B2 (en) 2012-11-30 2015-01-06 International Business Machines Corporation Uniform finFET gate height
US8956942B2 (en) 2012-12-21 2015-02-17 Stmicroelectronics, Inc. Method of forming a fully substrate-isolated FinFET transistor
US9041125B2 (en) 2013-03-11 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Fin shape for fin field-effect transistors and method of forming
KR102318393B1 (ko) * 2015-03-27 2021-10-28 삼성전자주식회사 전계 효과 트랜지스터를 포함하는 반도체 소자

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1553494A (zh) * 1998-12-28 2004-12-08 ������������ʽ���� 半导体集成电路器件
CN1533606A (zh) * 2002-02-22 2004-09-29 ض� 相变存储器单元的双沟槽隔离结构及其制造方法
CN1866525A (zh) * 2005-05-18 2006-11-22 三星电子株式会社 非易失性存储器件
CN101800228A (zh) * 2009-02-06 2010-08-11 索尼公司 半导体装置
CN102097473A (zh) * 2009-11-17 2011-06-15 美格纳半导体有限会社 半导体装置
CN102569086A (zh) * 2010-12-29 2012-07-11 中国科学院微电子研究所 半导体器件及其形成方法

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Publication number Publication date
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