CN1866525A - 非易失性存储器件 - Google Patents

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Abstract

公开了一种具有在衬底上限定的单元区和外围电路区的非易失性存储器件。在单元区中设置单元栅电极，同时在外围电路区中设置外围栅电极。每个单元栅电极包括层叠的导电和半导体层，但是外围栅电极包括层叠的半导体层。单元栅电极的导电层在材料上不同于外围栅电极的最低半导体层，其能够改进存储单元和外围晶体管的性能而不导致彼此间的相互干扰。

Description

非易失性存储器件
本U.S.非临时专利申请根据35U.S.C.§119要求2005年5月18日递交的韩国专利申请2005-41636的优先权，将其全部内容在此引用作为参考。
技术领域
本发明涉及半导体器件。具体地，本发明涉及非易失性存储器件。
背景技术
电存储数据并保持所存储数据直到输入擦除信号的非易失性存储器件需要在低压下操作以读取和擦除，并具有优异的数据保持性。通常，在具有多层电荷存储层的非易失性存储器件的单元区中，有在衬底上形成的具有多层电荷存储层以及在电荷存储层上形成的栅电极的存储单元。
在具有用于电荷存储的多层绝缘层的非易失性存储器件中，将电子或空穴从电荷存储绝缘层放电到衬底，或从衬底注入电荷存储绝缘层。根据电荷存储绝缘层的电位，通过评估阈值电压变化来读取数据状态。为了改进在具有用于电荷存储的多层绝缘层的非易失性存储器件的写入/擦除数据的效率，研究了各种方法。一个这种方法包括改变电荷存储绝缘层的材料。
如同典型存储器件，非易失性存储器件具有用于遵照编程的信息操作存储器件的外围电路区，以及用于包含数据的单元区。在外围电路区中，根据各种结构排列例如晶体管的有源元件和例如电阻器的无源元件。为了通过低功率供给电源驱动非易失性存储器件，外围电路区的晶体管需要根据低阈值电压操作并展示出大的饱和电流而没有增加的断电流(off-current)。
发明内容
本发明的至少一个实施例涉及具有能够增强外围电路区中的晶体管的性能并改进存储单元的效率和特性的非易失性存储器件。
更具体地，本发明的至少一个实施例涉及具有能够增强写入和擦除数据并保持数据的效率、降低阈值电压但是增大饱和电流而不增加断电流的结构的非易失性存储器件。
本发明的至少一个实施例还涉及具有能够改进存储单元和外围晶体管的特性而不彼此影响它们的结构的非易失性存储器件。
本发明的至少一个实施例提供非易失性存储器件，其中在单元区中形成的单元栅电极的最低材料不同于在外围电路区中形成的栅电极的最低材料。
本发明的一个或多个实施例提供非易失性存储器件，其包括具有单元和外围电路区的衬底、在单元区中形成的单元栅电极和在外围电路区中形成的外围电路栅电极。单元栅电极具有导电层和半导体层，同时外围电路栅电极具有半导体层。单元栅电极的导电层在材料上不同于外围电路栅电极的最低半导体层。
通过使用本发明当前公开的实施例的结构，可以通过选择性地使用N或P型离子杂质掺杂外围电路栅电极的半导体层改进晶体管的性能。此外，根据本发明的一个或多个实施例，可以通过使用具有大于约4eV的功函数的材料形成单元栅电极的导电层，来改进存储单元的效率和数据保持特性。
从下面的示例性实施例、附图和所附权利要求的详细说明中，本发明的额外特性和优势将变得更加明显。
附图说明
包括附图以提供本发明的进一步理解，并将附图合并在此并构成本说明书的一部分。附图说明本发明的示例性实施例，并且连同说明书一起用于解释本发明的原理。在附图中：
图1A是根据本发明的示例性实施例的非易失性存储器件的截面图；
图1B至1D是说明(根据本发明的示例性实施例)形成如图1A所示的非易失性存储器件的方法的截面图；
图2A是根据本发明的示例性实施例的非易失性存储器件的截面图；
图2B和2C是说明(根据本发明的示例性实施例)形成如图2A所示的非易失性存储器件的方法的截面图；
图3A是根据本发明的示例性实施例的非易失性存储器件的截面图；
图3B至3D是说明(根据本发明的示例性实施例)形成如图3A所示的非易失性存储器件的方法的截面图；
图4A是根据本发明的示例性实施例的非易失性存储器件的截面图；
图4B和4C是说明(根据本发明的示例性实施例)形成如图4A所示的非易失性存储器件的方法的截面图；
图5和6是说明根据本发明的实施例的非易失性存储器件的硅化工序的截面图；
图7和8分别是说明根据本发明的实施例的非易失性存储器件的单元区的硅化工序的截面图；
图9是根据本发明的示例性实施例的NOR型非易失性存储器件的平面图；
图10是根据本发明的示例性实施例的图9的NOR型非易失性存储器件的截面图；
图11和12是根据本发明的示例性实施例的形成NOR型非易失性存储器件的部分工序的截面图；以及
图13是根据本发明的示例性实施例的NOR非易失性存储器件的截面图。
具体实施方式
应理解，如果某元件或层称为“在之上”、“相对”、“连接到”或“耦接到”另一个元件或层，那么它可以直接在之上、相对、连接或耦接到该其它元件或层，或者存在中间元件或层。相反，如果某元件称为“直接在之上”、“直接连接到”或“直接耦接到”另一元件或层没，那么不存在中间元件或层。相似数字通篇指示相似元件。如在此使用，术语“和/或”包括一个或多个相关列项的任何和所有组合。
空间相对术语，例如“之下”、“下面”、“下”、“之上”、“上”等，在此为了描述如图所示的一个元件或特性与其它一个或多个元件或特性的关系的目的而使用。应理解，空间相对术语旨在包括使用的或操作的设备的除了在图中所示的指向之外不同的指向。例如，如果将在图中的设备翻转，描述为在其它元件或特性“下面”或“之下”的原件将指向为在其它元件或特性“之上”。因此，例如“之下”的术语可以包括之上和之下的取向。不同地定向设备(旋转90度或以其它的定向)，并且相应地解释在此使用的空间相对描述符。
尽管可以在此使用术语第一、第二等来描述不同的元件、组件、区域、层和/或部分，应理解这些元件、组件、区域、层和/或部分不应由这些术语所限制。这些术语仅仅用于将一个元件、组件、区域、层或部分从其它区域、层或部分区分开。因此，可以将在下面讨论的第一元件、组件、区域、层或部分命名为第二元件、组件、区域、层或部分，而不背离本发明的教导。
在此使用的术语仅仅是为了说明示例性实施例的目的，不旨在限制于本发明。如在此使用，单数形式“a”、“an”和“the”也旨在包括复数形式，除非上下文清楚地指出。还应该理解在本说明书中使用的术语“包括”和/或“包含”指所述特征、整数、步骤、操作、元件、和/或组件的存在，而不排除其他特征、整数、步骤、操作、元件、组件和/或其组合的存在。
在附图中，为了清楚起见放大了层和区域的厚度。
在下文中，将分别结合附图说明本发明的示例性实施例。
图1A是根据本发明的示例性实施例的非易失性存储器件的截面图。
参照图1A，非易失性存储器件包括单元区、高压区、低压区、和电阻区。单元区包括多层电荷存储绝缘层26，在其上形成单元栅电极40C。在单元栅电极40C的两侧的衬底10中形成源区和漏区50。尽管将多层电荷存储绝缘层26描述为在场隔离层12上延伸，替换地可以限制它以使得不延伸过单元栅电极40C。
多层电荷存储绝缘层26可以包括顺序层叠的隧道绝缘层20、电荷捕获(charge-trapping)绝缘层22、以及阻挡(blocking)绝缘层24。这里，隧道绝缘层20以及阻挡绝缘层24可包括至少由Al2O3、铝酸铪(HfAlO)、HfAlON、硅酸铪(HfSiO)或HfSiON形成的绝缘层。电荷存储绝缘层26可包括至少由铝酸铪、HfAlO、HfAlON、硅酸铪、HfSiO或HfSiON形成的绝缘层。
增强在存储器件中写入和擦除数据的效率的方法是当在多层电荷存储绝缘层26形成电场时，使隧道绝缘层20的最小电场比阻挡绝缘层24的最小电场更强。下面的等式1概括了当在栅电极40C和衬底10之间施加电压时，电压和电场之间的关系。
[等式1]
V = E ot ( X ot 1 + ϵ ot 1 Σ X ot l ϵ ot l + ϵ ot 1 Σ X k m ϵ k m + ϵ ot 1 Σ X ob n ϵ ob n )
等式1的下标“ot”、“k”和“ob”分别表示隧道绝缘层20、电荷存储绝缘层26以及阻挡绝缘层24。以及提供下标“l”、“m”和“n”分别用于隧道绝缘层20、电荷存储绝缘层26以及阻挡绝缘层24的标识。这里，“l”表示隧道绝缘层的数目，从2开始计数，而“m”和“n”表示电荷存储绝缘层以及阻挡绝缘层的数目，从1开始计数。“E”表示绝缘层上的电场，而“X”表示绝缘层的厚度。例如，下标“ot1”表示绝缘层，其中在隧道绝缘层20中生成最低电场。
假设在绝缘层ot1形成电场Eot，在隧道绝缘层20、电荷存储绝缘层26以及阻挡绝缘层24出现的电场与它们的介电常数成反比。随着阻挡绝缘层和电荷存储绝缘层的介电常数变大，当向其施加相同电压V时，电场Eot增大。结果，随着阻挡绝缘层和电荷存储绝缘层的介电常数变大，可以减小用于写入和擦除数据的电压，以及在隧道绝缘层20出现的电场与在阻挡绝缘层24出现的相比相对更强。
单元栅电极40C包括连续叠加的导电层28、以及第二和第三半导体层30和32。为了改善单元栅电极40C的导电性，可以在第三半导体层32上形成单元栅硅化物层38。
导电层28包括金属的单层或多层，该金属具有大于约4eV的功函数，以提升在单元栅电极40C和多层电荷存储绝缘层26之间的势垒。导电层28还包括在上其功函数大于约4eV的一个或多个层上形成的多晶硅层。如果可以增加在阻挡绝缘层24和导电层28之间的势垒，那么如同从单元栅电极40C向阻挡绝缘层24移动的电荷面对高阻碍(barrier)，由此减小电荷从栅电极隧穿到电荷捕获绝缘层22的可能性。
具有大于约4eV的功函数的金属包括氮化钽(TaN)、钽(Ta)、钌(Ru)、硅化钨(WSi)、钨(W)、氮化钨(MN)，钛(Ti)、氮化钛(TiN)、钽钛(TaTi)、钽铂(TaPt)、氮化硅钽(TaSiN)、氮化钛钽(TaTiN)、氮化铪(HfN)、氮化铝钛(Ti2AlN)、钼(Mo)和铂(Pt)。导电层28可由这种金属的单层、或具有两种以上材料的金属合金或叠层构成。
可以将在外围电路区中排列的晶体管分类为适于高压操作的高压晶体管和适于低压操作的低压晶体管。已知制造低压晶体管和高压晶体管不同在于栅绝缘层的厚度、源区和漏区的结构等等，为了提供适于它们的功能的适合特性。
分别在低和高压区中形成低压栅绝缘层14和高压栅绝缘层16。分别在低压栅绝缘层14和高压栅绝缘层16上设置低压栅电极40L和高压栅电极40H。低压和高压栅电极40L和40H的每一个包括第一和第三半导体层18和32。低压和高压栅电极40L和40H的最低半导体层(例如118)由多晶硅构成。可以在第三半导体层32上形成外围电路栅硅化物层38。在低压和高压栅电极40L和40H的两侧的衬底中形成源区/漏区60。还可以在源区/漏区60中形成硅化物层38。
在图1A中，外围电路栅电极和源区/漏区的硅化物层可以由相同的处理步骤形成，并由包含相同金属的金属硅化物构成。在单元区的单元栅电极40C上的硅化物层38可包括与在外围电路区的栅电极40L和40H和源区/漏区60上的硅化物层不同的金属。在外围电路区中的栅电极(即，低压和高压栅电极40L和40H)以及单元区中的栅电极的侧壁上形成侧壁隔片34。根据侧壁隔片34对准源区/漏区60中的硅化物层。
图1A的存储器件还包括电阻区，其中排列电阻图形。对其中排列电阻的电路区选择性地提供电阻区，其为部分外围电路区。多个电阻图形40R可以在电阻区中。电阻图形40R可以与半导体衬底10电隔离，使得提供它们固有的阻抗。因此，可以在场隔离层上设置电阻图形40R，其在半导体衬底10中形成该隔离层。电阻图形40R可以由层叠的结构形成，其包括第一和第三半导体层18和32。为了提供每单元面积大的电阻，在电阻图形40R的第三半导体层32上没有硅化物层。电阻图形的最低层由多晶硅构成。
在根据图1A的非易失性存储器件中，形成栅电极的最低层的材料在单元区和外围电路区中分别不同。因此，能够选择栅材料来确保存储单元和外围电路晶体管的性能。例如，单元栅电极的最低层由金属构成，而外围电路栅电极的最低层由多晶硅构成。以及，可以通过选择具有合适功函数的金属以及选择多晶硅的导电性来改进存储器件的性能。
低压和高压栅电极40L和40H可以是PMOS或NMOS晶体管的栅电极。可以使用双多晶硅栅，通过其使用N型杂质掺杂NMOS晶体管的栅电极，同时用P型杂质掺杂PMOS晶体管的栅电极。以及，在掺杂浓度上晶体管的栅电极和电阻图形可以不同。
图1B至1D是说明形成图1A所示的非易失性存储器件的方法的截面图。
参照图1B，其在半导体衬底10中限定单元区、低压区、高压区、和电阻区。根据存储器件的电路设计特性，可以在衬底10的可选场中限定每个区。可以将场隔离层12形成为在半导体衬底10中限定多个有源区。
在低压区和单元区中形成低压栅绝缘层14，而在高压区中形成高压栅绝缘层16。在此期间，可以在单元区中形成低压或高压栅绝缘层14或16。低压栅绝缘层14比高压栅绝缘层16更薄。通过在形成场隔离层之前首先淀积其初级(inchoate)层，然后在完成场隔离层12之后相对于初级层的尺寸增加厚度，同时形成低压栅绝缘层14的处理步骤，将高压栅绝缘层16形成为比低压栅绝缘层14更厚。否则，在完成场隔离12之后，在整个衬底上淀积第一绝缘层。然后，从对应于低压栅绝缘层14的位置部分地除去第一绝缘层，并在其上淀积第二绝缘层，以使得高压栅绝缘层16比低压栅绝缘层14更厚。
随后，在包括低压和高压栅绝缘层14和16的衬底的整个表面上淀积第一半导体层18，然后从单元区部分地除去。第一半导体层18可由多晶硅构成。在此期间，形成第一半导体层18，其未掺杂或在淀积多晶硅期间或之后由离子注入掺杂。此外，还可以将第一半导体层18形成为使用浓度彼此不同的杂质掺杂NMOS和PMOS晶体管。
参照图1C，选择性地从单元区除去低压栅绝缘层14以露出有源区上的衬底10的表面。在衬底10上，通过顺序地淀积隧道绝缘层20、电荷捕获层22和阻挡绝缘层24，形成多层电荷存储绝缘层26。在多层电荷存储绝缘层26上淀积导电层28和第二半导体层30。
导电层28可以由具有大于约4eV的功函数的金属的单层或多层构成。例如，导电层28可由例如氮化钽(TaN)、钽(Ta)、钌(Ru)、硅化钨(WSi)、钨(W)、氮化钨(MN)，钛(Ti)、氮化钛(TiN)、钽钛(TaTi)、钽铂(TaPt)、氮化硅钽(TaSiN)、氮化钛钽(TaTiN)、氮化铪(HfN)、氮化铝钛(Ti2AlN)、钼(Mo)或铂(Pt)的金属构成，或者由具有两种以上材料的金属合金或叠层构成。导电层28可包括在其功函数大于约4eV的一个或多个层上形成的多晶硅层。
从外围电路区除去第二半导体层30和导电层28(尽管不是从单元区)，由此露出第一半导体层18。可以在单元区上限制性地形成隧道绝缘层22，例如通过热氧化工序。结果，单元区包括具有多层电荷存储绝缘层26、导电层28和第二半导体层30的多层结构，而外围电路区由第一半导体层18构成。
接下来，参照图1D，在衬底的整个结构上淀积第三半导体层32。顺序地构图第三半导体层32、第二半导体层30、第一半导体层18和导电层28，以形成单元栅电极40C、低压栅电极40L、高压栅电极40H和电阻图形40R，如图1A所示。在单元栅电极40C、低压栅电极40L和高压栅电极40H上淀积硅化物层38，这可以通过在第三半导体层32上淀积硅化物层然后从电阻区除去硅化物层的处理步骤来完成，或者连同在构图栅电极40C、40L和40H之后实施用于源区/漏区60的硅化工序而完成。
图2A是根据本发明的示例性实施例的非易失性存储器件的截面图。
参照图2A，非易失性存储器件包括单元区、高压区、低压区和电阻区。单元区包括多层电荷存储绝缘层126，在其上形成单元栅电极140C。在单元栅电极140C两侧的半导体衬底110上形成源区和漏区150。尽管将多层电荷存储层126描述为在场隔离层上延伸，可以限制它使得不延伸过单元栅电极140C。
多层电荷存储绝缘层126可以包括顺序层叠的隧道绝缘层120、电荷捕获绝缘层122、以及阻挡绝缘层124。这里，隧道绝缘层120以及阻挡绝缘层124可包括至少由Al2O3、铝酸铪(HfAlO)、HfAlON、硅酸铪(HfSiO)或HfSiON形成的绝缘层。电荷存储绝缘层126可包括至少由铝酸铪、HfAlO、HfAlON、硅酸铪、HfSiO或HfSiON形成的绝缘层。
同样在图2A中，阻挡绝缘层124可包括至少具有大于隧道绝缘层120的最高介质层介电常数的绝缘层。阻挡绝缘层124的最高介质层可以比隧道绝缘层120的最高介质层更厚。
单元栅电极140C包括在多层电荷存储绝缘层126上顺序层叠的导电层128和第三半导体层132。为了改进单元栅电极140C的导电性，可以在第三半导体层132上形成单元栅硅化物层138。
导电层128可以由具有大于约4eV的功函数的金属的单层或多层构成，以提升在单元栅电极140C和多层电荷存储绝缘层126之间的势垒。如果阻挡绝缘层124和导电层128之间的势垒增加，那么如同从单元栅电极140C向阻挡绝缘层124移动的电荷面对高阻碍，由此减小电荷从栅电极隧穿到电荷捕获绝缘层122的可能性。
具有大于约4eV的功函数的金属包括氮化钽(TaN)、钽(Ta)、钌(Ru)、硅化钨(WSi)、钨(W)、氮化钨(MN)，钛(Ti)、氮化钛(TiN)、钽钛(TaTi)、钽铂(TaPt)、氮化硅钽(TaSiN)、氮化钛钽(TaTiN)、氮化铪(HfN)、氮化铝钛(Ti2AlN)、钼(Mo)和铂(Pt)。导电层128可由这种金属的单层、或具有两种以上材料的金属合金或叠层构成。否则，导电层128可以还包括在其功函数大于约4eV的一个或多个层上形成的多晶硅层。
分别在低压和高压区中形成低压栅绝缘层114和高压栅绝缘层116。分别在低压栅绝缘层114和高压栅绝缘层116上设置低压栅电极140L和高压栅电极140H。每个低压和高压栅电极140L和140H包括第一和第三半导体层118和132。可以在第三半导体层132上形成外围电路栅硅化物层138。在低压和高压栅电极140L和140H的两侧中的衬底110中形成源区/漏区160。还可以在源区/漏区160中形成硅化物层138。
在图2A中，外围电路栅电极和源区/漏区的硅化物层可以由相同的处理步骤形成并由包含相同金属的金属硅化物构成。在单元栅电极140C上的硅化物层138可包括与在外围电路区的栅电极140L和140H和源区/漏区160上的硅化物层不同的金属。在外围电路区中的栅电极(即，低压和高压栅电极140L和140H)以及单元区中的栅电极的侧壁上形成侧壁隔片134。根据侧壁隔片134对准源区/漏区60中的硅化物层。
图2A的存储器件还包括电阻区，其中排列电阻图形。对其中排列电阻的电路区选择性地提供电阻区，其为部分外围电路区。多个电阻图形140R可以形成在电阻区中。电阻图形140R可以与半导体衬底110电隔离，使得提供它们固有的阻抗。因此，可以在场隔离层上设置电阻图形140R，在半导体衬底110中形成该场隔离层。电阻图形140R可以由层叠的结构形成，其包括第一和第三半导体层118和132。为了提供每单元面积大的电阻，在电阻图形140R的第三半导体层132上没有硅化物层。
低压和高压栅电极140L和140H可以是PMOS或NMOS晶体管的栅电极。可以使用双多晶硅栅，通过其使用N型杂质掺杂NMOS晶体管的栅电极，同时用P型杂质掺杂PMOS晶体管的栅电极。以及，在掺杂浓度上晶体管的栅电极和电阻图形可以不同。
图2B和2C是说明形成图2A所示的非易失性存储器件的方法的截面图(根据本发明的示例性实施例)。
参照图2B，关于在衬底110、低压栅绝缘层114、高压栅绝缘层116和第一半导体层118中形成场隔离层112的处理步骤与在图1B-1C中的相同。随后，从单元区选择性地除去低压栅绝缘层114以露出有源区上的衬底110的表面。在衬底110上，通过顺序淀积隧道绝缘层120、电荷捕获层122和阻挡绝缘层124来形成多层电荷存储绝缘层126。
在多层电荷存储绝缘层126上淀积导电层128。导电层128可以由具有大于约4eV的功函数的金属的单层或多层构成。例如，由例如氮化钽(TaN)、钽(Ta)、钌(Ru)、硅化钨(WSi)、钨(W)、氮化钨(MN)，钛(Ti)、氮化钛(TiN)、钽钛(TaTi)、钽铂(TaPt)、氮化硅钽(TaSiN)、氮化钛钽(TaTiN)、氮化铪(HfN)、氮化铝钛(Ti2AlN)、钼(Mo)和铂(Pt)的金属构成，或者由具有两种以上材料的金属合金或叠层构成。导电层128可包括在其功函数大于约4eV的一个或多个层上形成的多晶硅层。
从外围电路区除去导电层128(尽管不是从单元区)，由此露出第一半导体层118。可以在单元区上限制性地形成隧道绝缘层122，例如通过热氧化工序。结果，单元区包括具有多层电荷存储绝缘层126和导电层128的多层结构，而外围电路区由第一半导体层118构成。
接下来，参照图2C，在衬底的整个结构上淀积第二半导体层132。顺序地构图第二半导体层132、第一半导体层118和导电层128，以形成单元栅电极140C、低压栅电极140L、高压栅电极140H和电阻图形140R，如图2A所示。在单元栅电极140C、低压栅电极140L和高压栅电极140H上淀积的硅化物层138，可以通过在第二半导体层132上淀积硅化物层然后从电阻区除去硅化物层的处理步骤来完成，或者连同在构图栅电极之后实施用于源区/漏区160的硅化工序而完成。
图3A是根据本发明的示例性实施例的非易失性存储器件的截面图。
图3A的非易失性存储器件与根据图1A的相似，但是不同在于在低压和高压栅电极240L和240H的底之下形成具有与场隔离层212对准的侧壁的额外的半导体层217的特性。具体地，非易失性存储器件由单元区、高压区、低压区和电阻区构成。单元区包括多层电荷存储绝缘层226，在其上形成单元栅电极240C。在单元栅电极240C两侧的半导体衬底210上形成源区和漏区250。尽管将多层电荷存储层226描述为在场隔离层212上延伸，可以限制它使得不延伸过单元栅电极240C。
多层电荷存储绝缘层226可以包括顺序层叠的隧道绝缘层220、电荷捕获绝缘层222、以及阻挡绝缘层224。这里，隧道绝缘层220以及阻挡绝缘层224可包括至少由Al2O3、铝酸铪(HfAlO)、HfAlON、硅酸铪(HfSiO)或HfSiON形成的绝缘层。电荷存储绝缘层226可包括至少由铝酸铪、HfAlO、HfAlON、硅酸铪、HfSiO或HfSiON形成的绝缘层。
同样在图3A中，阻挡绝缘层224可包括至少具有大于隧道绝缘层220的最高介质层的介电常数的绝缘层。阻挡绝缘层224的最高介质层可以比隧道绝缘层220的最高介质层更厚。
单元栅电极240C包括连续层叠的导电层228、第三和第四半导体层230和232。为了改进单元栅电极240C的导电性，可以在第四半导体层232上形成单元栅硅化物层238。
导电层228可以由具有大于约4eV的功函数的金属的单层或多层构成，以提升在单元栅电极240C和多层电荷存储绝缘层226之间的势垒。导电层228还可以包括在其功函数大于约4eV的一个或多个层上形成的多晶硅层。如果在彼此接触的阻挡绝缘层224和导电层228之间的势垒增加，那么如同从单元栅电极240C向阻挡绝缘层224移动的电荷面对高阻碍，由此减小电荷从栅电极隧穿到电荷捕获绝缘层222的可能性。
具有大于约4eV的功函数的金属包括氮化钽(TaN)、钽(Ta)、钌(Ru)、硅化钨(WSi)、钨(W)、氮化钨(MN)，钛(Ti)、氮化钛(TiN)、钽钛(TaTi)、钽铂(TaPt)、氮化硅钽(TaSiN)、氮化钛钽(TaTiN)、氮化铪(HfN)、氮化铝钛(Ti2AlN)、钼(Mo)和铂(Pt)。导电层228可由这种金属的单层、或具有两种以上材料的金属合金或叠层构成。
分别在低压和高压区中形成低压栅绝缘层214和高压栅绝缘层216。分别在低压栅绝缘层214和高压栅绝缘层216上设置低压栅电极240L和高压栅电极240H。每一个低压和高压栅电极240L和240H包括第一、第二和第四半导体层217、218和232。低压和高压栅电极240L和240H的最低半导体层(例如217)可以由多晶硅构成。在低压和高压区中形成的场隔离层212具有从衬底210的表面向上延伸的侧壁。
低压和高压栅电极240L和240H可以包括与场隔离层212重叠的部分。在由场隔离层212限定的有源区上形成第一半导体层217，其具有对齐场隔离层212的侧壁的侧壁。第二和第四半导体层218和232可以具有与场隔离层212重叠的部分，使得低压和高压栅电极240L和240H与场隔离层212重叠。可以在第四半导体层232上形成外围电路栅硅化物层238。在低压和高压栅电极240L和240H的两侧的衬底210中形成源区/漏区260。还可以在源区/漏区260中形成硅化物层238。
外围电路栅电极和源区/漏区的硅化物层可以由相同的处理步骤形成并由包含相同金属的金属硅化物构成。在图3A中，在单元栅电极240C上的硅化物层238可包括与在外围电路区的栅电极240L和240H和源区/漏区260上的硅化物层不同的金属。在外围电路区中的栅电极(即，低压和高压栅电极240L和240H)以及单元区中的栅电极的侧壁上形成侧壁隔片234。根据侧壁隔片234对准源区/漏区260中的硅化物层。
图3A的存储器件还包括电阻区，其中排列电阻图形。对其中排列电阻的电路区选择性地提供电阻区，其为部分外围电路区。多个电阻图形240R可以形成在电阻区中。电阻图形240R可以与半导体衬底210电隔离，使得提供它们固有的阻抗。因此，可以在场隔离层上设置电阻图形240R，在半导体衬底210中形成该场隔离层。电阻图形240R可以由层叠的结构形成，其包括第二和第四半导体层218和232。为了提供每单元面积大的电阻，在电阻图形240R的第四半导体层232上没有硅化物层。
低压和高压栅电极240L和240H可以是PMOS或NMOS晶体管的栅电极。可以使用双多晶硅栅，通过其使用N型杂质掺杂NMOS晶体管的栅电极，同时用P型杂质掺杂PMOS晶体管的栅电极。以及，在掺杂浓度上晶体管的栅电极和电阻图形可以不同。
图3B至3D是说明形成图3A所示的非易失性存储器件的方法的截面图。
参照图3B，其在半导体衬底210中限定单元区、低压区、高压区和电阻区。可以将场隔离层212形成为在半导体衬底210中限定多个有源区。使用自对准浅沟道隔离(SASTI)形成场隔离层212。
具体地，在低压区中形成低压栅绝缘层214，而在高压区中形成高压栅绝缘层216。低压栅绝缘层214比高压栅绝缘层216要薄。可以同通过在低压和高压栅绝缘层上淀积绝缘层、从低压栅绝缘层214的区域除去绝缘层、并且在该区域中重新淀积新的绝缘层的工序步骤来将低压和高压栅绝缘层214和216形成为不同的厚度。在具有低压和高压栅绝缘层214和216的衬底210的整个结构上淀积第一半导体层217，例如，通过SASTI技术。结果，场隔离层212限定有源区，并且第一半导体层217对准有源区上的场隔离层212的侧壁。
随后，在包括低压和高压栅绝缘层214和216的衬底的整个结构上淀积第二半导体层218，然后从单元区部分除去第二半导体层218。第二半导体层218可以由多晶硅构成。在此期间，未掺杂或者在淀积多晶硅期间或之后通过离子注入掺杂，而形成第二半导体层218。此外，还可以将第二半导体层218形成为使得用杂质掺杂的NMOS和PMOS在导电性上彼此不同。
参照图3C，从单元区除去第一半导体层217和低压栅绝缘层214，露出有源区上的衬底210的表面。与此相反，可以通过从单元区除去第一半导体层217、在整个衬底210上淀积第二半导体层218、并从其中除去第二半导体层218和低压栅绝缘层214，来露出有源区上的衬底210的表面。
在衬底210上，通过顺序淀积隧道绝缘层220、电荷捕获层222、和阻挡绝缘层224来形成多层电荷存储绝缘层226。在多层电荷存储绝缘层226上淀积导电层228和第三半导体层230。导电层228可以由具有大于约4eV的功函数的金属的单层或多层构成。例如，导电层228可由例如氮化钽(TaN)、钽(Ta)、钌(Ru)、硅化钨(WSi)、钨(w)、氮化钨(MN)，钛(Ti)、氮化钛(TiN)、钽钛(TaTi)、钽铂(TaPt)、氮化硅钽(TaSiN)、氮化钛钽(TaTiN)、氮化铪(HfN)、氮化铝钛(Ti2AlN)、钼(Mo)或铂(Pt)的金属构成，或者由具有两种以上材料的金属合金或叠层构成。
从外围电路区除去第三半导体层330和导电层228(尽管不是从单元区)，由此露出第二半导体层218。可以在单元区上限制性地形成隧道绝缘层222，例如通过热氧化工序。结果，单元区包括具有多层电荷存储绝缘层226、导电层228和第三半导体层330的层叠结构，而外围电路区由第二半导体层218构成。
接下来，参照图3D，在衬底的整个结构上淀积第四半导体层232。顺序地构图第四半导体层232、第三半导体层230、第二半导体层218、第一半导体层217和导电层28，以形成单元栅电极240C、低压栅电极240L、高压栅电极240H和电阻图形240R，如图3A所示。在单元栅电极240C、低压栅电极240L和高压栅电极240H上淀积的硅化物层238，可以通过在第四半导体层232上淀积硅化物层然后从电阻区除去硅化物层的处理步骤来完成，或者连同在构图栅电极之后实施用于源区/漏区260的硅化工序而完成。
图4A是根据本发明的示例性实施例的非易失性存储器件的截面图。
图4A的非易失性存储器件与根据图2A的相似，但是不同在于在低压和高压栅电极340L和340H之下形成具有与场隔离层312对准的侧壁的额外的半导体层317的特性。具体地，非易失性存储器件由单元区、高压区、低压区和电阻区构成。单元区包括多层电荷存储绝缘层326，在其上形成单元栅电极340C。在单元栅电极340C两侧的半导体衬底310中形成源区和漏区350。尽管将多层电荷存储层326描述为在场隔离层上延伸，可以限制它使得不延伸过单元栅电极340C。
多层电荷存储绝缘层326可以包括顺序层叠的隧道绝缘层320、电荷捕获绝缘层322、以及阻挡绝缘层324。这里，隧道绝缘层320以及阻挡绝缘层324可包括至少由Al2O3、铝酸铪(HfAlO)、HfAlON、硅酸铪(HfSiO)或HfSiON形成的绝缘层。电荷存储绝缘层326可包括至少由铝酸铪、HfAlO、HfAlON、硅酸铪、HfSiO或HfSiON形成的绝缘层。
同样在图4A中，阻挡绝缘层324可包括至少具有大于隧道绝缘层320的最高介质层的介电常数的绝缘层。阻挡绝缘层324的最高介质层可以比隧道绝缘层320的最高介质层更厚。
单元栅电极340C包括在多层电荷存储绝缘层326上顺序层叠的导电层328和第三半导体层332。为了改进单元栅电极340C的导电性，可以在第三半导体层332上形成单元栅硅化物层338。硅化物层338可包括包含钨(W)、钴(Co)、镍(Ni)和/或钛(Ti)的金属层。可以有氮化钨和钨层的叠层，而不是单元栅硅化物层338。与之相反，通过结合单元栅硅化物层和氮化钨和钨层的叠层来确保单元栅电极340C的适宜的导电性。
导电层328可以由具有大于约4eV的功函数的金属的单层或多层构成，以提升在单元栅电极340C和多层电荷存储绝缘层326之间的势垒。具有大于约4eV的功函数的金属包括氮化钽(TaN)、钽(Ta)、钌(Ru)、硅化钨(WSi)、钨(W)、氮化钨(MN)，钛(Ti)、氮化钛(TiN)、钽钛(TaTi)、钽铂(TaPt)、氮化硅钽(TaSiN)、氮化钛钽(TaTiN)、氮化铪(HfN)、氮化铝钛(Ti2AlN)、钼(Mo)和铂(Pt)。导电层328可由这种金属的单层、或具有两种以上材料的或金属合金叠层构成。
分别在低压和高压区中形成低压栅绝缘层314和高压栅绝缘层316。分别在低压栅绝缘层314和高压栅绝缘层316上设置低压栅电极340L和高压栅电极340H。每一个低压和高压栅电极340L和340H包括第一、第二和第三半导体层317、318和332。在低压和高压区中形成的场隔离层312具有从衬底310的表面向上延伸的侧壁。低压和高压栅电极340L和340H可以包括与场隔离层312重叠的部分。在由场隔离层312限定的有源区上形成第一半导体层317，其具有对齐场隔离层312的侧壁。第二和第三半导体层318和332可以具有与场隔离层312重叠的部分，使得低压和高压栅电极340L和340H与场隔离层312重叠。可以在第三半导体层332上形成外围电路栅硅化物层338。硅化物层338可包括包含钨(W)、钴(Co)、镍(Ni)和/或钛(Ti)的金属层。可以有氮化钨和钨层的叠层，而不是单元栅硅化物层338。与之相反，通过结合单元栅硅化物层和氮化钨和钨层的叠层来确保的适宜的导电性。
在低压和高压栅电极340L和340H的两侧的衬底310中形成源区/漏区360。还可以在源区/漏区360中形成硅化物层338。外围电路栅电极的硅化物层和源区/漏区可以通过相同的处理步骤形成并由包括相同金属的金属硅化物构成。
在图4A中，单元栅电极340C上的硅化物层338可包括与在外围电路区的栅电极340L和340H和源区/漏区360上的硅化物层不同的金属。硅化物层338的位置差异是由于栅电极上的硅化物层是通过淀积形成，而源区/漏区360中的硅化物层是通过自对准硅化形成的。在图4A中，可以通过淀积形成单元栅电极340C的硅化物层，而通过自对准硅化形成外围栅电极340L和340H上的硅化物层以及源区/漏区的硅化物层。
还在外围电路区以及单元区中的栅电极(即，低压和高压电极340L和340H)的侧壁上形成侧壁隔片334。根据侧壁隔片334对齐源区/漏区360中的硅化物层。
图4A的存储器件还包括电阻区，其中排列电阻图形。对其中排列电阻的电路区选择性地提供电阻区，其为部分外围电路区。多个电阻图形340R可以形成在电阻区中。电阻图形340R可以与半导体衬底310电隔离，使得提供它们固有的阻抗。因此，可以在场隔离层312上设置电阻图形340R，在半导体衬底310中形成该场隔离层312。电阻图形340R可以由层叠的结构形成，其包括第二和第三半导体层318和332。为了提供每单元面积大的电阻，在电阻图形340R的第三半导体层332上没有硅化物层。
低压和高压栅电极340L和340H可以是PMOS或NMOS晶体管的栅电极。可以使用双多晶硅栅，通过其使用N型杂质掺杂NMOS晶体管的栅电极，同时用P型杂质掺杂PMOS晶体管的栅电极。以及，在掺杂浓度上晶体管的栅电极和电阻图形可以不同。同样，在图4A中，低压和高压栅电极340L和340H的最低半导体层可由多晶硅构成，以及单元栅电极340C的导电层328还可以包括具有大于约4eV的功函数的金属的单层或叠层上的多晶硅层。
图4B和4C是说明(根据本发明的示例性实施例)形成如图4A所示的非易失性存储器件的方法的截面图。
参照图4B，如图3A，在形成限定衬底310中的有源区的场隔离层312以及第一半导体层317，并且在包括低压和高压栅绝缘层314和316的衬底310的整个结构上形成第二半导体层318之后，从单元区除去第二半导体层318。
然后，从单元区除去第一半导体层317和低压栅绝缘层314，露出有源区上的衬底310的表面。与此相反，可以通过从单元区除去第一半导体层317、在整个衬底310上淀积第二半导体层318、并从其中除去第二半导体层318和低压栅绝缘层314，来露出有源区上的衬底310的表面。
在衬底310上，通过顺序淀积隧道绝缘层320、电荷捕获层322、和阻挡绝缘层324来形成多层电荷存储绝缘层326。在多层电荷存储绝缘层326上淀积导电层328。导电层328可以由具有大于约4eV的功函数的金属的单层或多层构成。例如，导电层328可由例如氮化钽(TaN)、钽(Ta)、钌(Ru)、硅化钨(WSi)、钨(W)、氮化钨(MN)，钛(Ti)、氮化钛(TiN)、钽钛(TaTi)、钽铂(TaPt)、氮化硅钽(TaSiN)、氮化钛钽(TaTiN)、氮化铪(HfN)、氮化铝钛(Ti2AlN)、钼(Mo)或铂(Pt)的金属构成，或者由具有两种以上材料的金属合金或叠层构成。
从外围电路区除去导电层328(尽管不是从单元区)，由此露出第二半导体层318。可以在单元区上限制性地形成隧道绝缘层322，例如通过热氧化工序。结果，单元区包括具有多层电荷存储绝缘层326和导电层328的多层结构，而外围电路区由第二半导体层318构成。
接下来，参照图4C，在衬底310的整个结构上淀积第三半导体层332。顺序地构图第三半导体层332、第二半导体层318、第一半导体层317和导电层328，以形成单元栅电极340C、低压栅电极340L、高压栅电极340H和电阻图形340R，如图4A所示。在单元栅电极340C、低压栅电极340L和高压栅电极340H上淀积的硅化物层338，可以通过在第三半导体层332上淀积硅化物层然后从电阻区除去硅化物层的处理步骤来完成，或者连同在构图栅电极之后实施用于源区/漏区360的硅化工序而完成。同样，低压和高压栅电极340L和340H的最低半导体层可由多晶硅构成，以及单元栅电极340C的导电层328还可以包括具有大于约4eV的功函数的金属的单层或叠层上的多晶硅层。
在上述的当前公开的示例性实施例中，可以例如通过自对准的硅化来在低压和高压区中形成硅化物层。在此期间，在低压和高压区中的栅电极可伴随着硅化物的淀积。与此相反，当进行用于源区/漏区的自对准硅化时，可以不在单元栅电极上形成硅化物层。并且，在电阻图形上没有硅化物，以保持其中的高阻抗。
现在，图5和6示出根据本发明的示例性实施例的非易失性存储器中的硅化的处理特征。
图5说明相对于图1A、2A和3A，在外围电路区的源区/漏区中生成硅化物层的处理步骤中在栅电极上形成硅化物层的特征。
参照图5，在构图栅电极之后，在单元和外围电路区中形成源区/漏区50和60。在形成隔片绝缘层34之后，执行自对准硅化以同时在单元栅电极40C、低压栅电极40L、高压栅电极40H和源区/漏区60中形成硅化物层38。在此期间，为了阻止(如果不防止)在电阻图形40R上形成硅化物层，在进行硅化工序之前，淀积硅化物阻碍(barrier)层(SBL)36，以完全覆盖电阻区。由例如氮氧化硅层形成SBL36。
在图5中，当形成源区/漏区60时，可以以与源区/漏区60相同的导向电性将离子化的杂质注入低压和高压栅电极40L和40H的半导体层。因此，如图5，形成双栅结构，其中使用彼此不同的导电性来掺杂NMOS和PMOS的栅电极。
具有适于硅化的金属，例如钴(Co)、镍(Ni)、钛(Ti)等。在进行硅化之前，在用于除去源区/漏区60上的原始氧化物层和微粒的清洗工序中，部分地除去电荷存储绝缘层26内所包含的阻挡绝缘层22。
图6说明相对于图1A、2A、3A和4A，在构图栅电极之前，形成低压和高压栅电极40L和40H的硅化物层以及源区/漏区60，在单元栅电极40C上完成硅化物层的特性。
参照图6，并且相似于图1D所示，在全部衬底10上淀积第三半导体层32，并在单元区中的第三半导体层32上形成硅化物层38a。在低压和高压区中，形成硅化物层，然后除去硅化物层以露出第三半导体层32。即使在图2A、3A、4A以及图1A中，可以除去单元区中的硅化物层以露出外围电路区中的半导体层。
接着，执行用于栅电极的构图工序，以形成单元栅电极40C、低压和高压栅电极40L和40H、以及电阻图形40R。这里，单元栅电极40C每个包括硅化物层38a，而低压和高压栅电极40L和40H以及电阻图形40R露出其上的半导体层。随后，分别在单元和外围电路区中形成源区/漏区50和60。以及，在整个单元、外围电路和电阻区上定位隔片绝缘层34。
在图6中，尽管单元栅电极40C包括硅化物层38a，低压和高压栅电极40L和40H仍然不与硅化物层共存。为了提供用于低压和高压栅电极40L和40H以及源区/漏区60的硅化物层，形成SBL36以覆盖单元区和电阻区。可由例如氮氧化硅层形成SBL36。
执行自对准的硅化以在低压和高压栅电极40L和40H的露出半导体层和源区/漏区60上形成硅化物层38。由例如钴(Co)、镍(Ni)、钛(Ti)等形成硅化物层。在当前所公开的示例性实施例中，可以在硅化之前进行清洗工序，以及可以部分地从单元区除去阻挡绝缘层22，以从将形成有硅化物层的区域减少(如果没有消除)原始氧化物层和微粒。同样，当形成源区/漏区60时，可以以与源区/漏区60相同的导向电性将离子化的杂质注入低压和高压栅电极40L和40H的半导体层。
图7和8是示出根据本发明的示例性实施例的非易失性存储器件的单元区的硅化工序的截面图。
参照图7，相对于图1A、2A、3A和4A，可以在单元区中的源区/漏区450和单元栅电极440C上形成硅化物层438。在单元栅电极440C的侧壁上形成隔片绝缘层434之后，通过构图多层电荷存储绝缘层426以使得单元栅电极440C与隔片绝缘层434对齐，并且进行自对准硅化的处理步骤，来完成硅化物层438。结果，硅化物层38位于单元栅电极440C和源区/漏区450上。应理解通过图1A、2A、3A和4A的特征，单元栅电极440C的层叠结构是可变的。
根据图7，将在单元栅电极440C之下的多层电荷存储绝缘层426配置为具有与隔片绝缘层434的侧壁对齐的侧壁。因此，由于将被从多层电荷存储绝缘层426蚀刻掉的面偏离沟道区的边界，可以提供能够抑制由于蚀刻损坏的数据失效的结构。
图8示出(根据本发明的示例性实施例)多层电荷存储绝缘层426具有与隔片绝缘层434对齐的侧壁但是没有在源区/漏区450中的硅化物层的结构特性。该结构是有利的，以抑制由于硅化物层的漏电流的生成，减小由于蚀刻损坏的数据失效。为了不在源区/漏区450上生成硅化物层而是在单元栅电极440C上形成硅化物层，执行硅化工序，同时由SBL436覆盖源区/漏区450。结果，仅在单元栅电极440C上设置硅化物层438。
图9是根据本发明的示例性实施例的NOR型非易失性存储器件的平面图。图10是根据本发明的示例性实施例的图9的NOR型非易失性存储器件的截面图。
可以根据例如图1至8的示例性实施例来制造图9-10的NOR型非易失性存储器件。如所示，NOR型非易失性存储器件配置为包括字线(WL)440C，其跨过由场隔离层STI限定的有源区、漏区450d，设置在字线之间的有源区中、以及公共源极线CSL，在字线之间的有源区中排列。公共源极线CSL连接到源区450S。位线接触(BC)510电连接到漏区450d，穿过中间绝缘层500。
在制造NOR型非易失性存储器件中，为了形成公共源极线CSL的目的而部分除去场隔离层STI。在该工序期间，在公共源极线CSL上部分除去多层电荷存储绝缘层426。因此，多层电荷存储绝缘层426配置为具有与单元栅电极，即字线(WL)440C的侧壁对齐的侧壁，并延伸到漏区450d。在漏区的侧壁的隔片绝缘层434d设置在多层电荷存储绝缘层426上，而在源区侧的隔片绝缘层434s接触多层电荷存储绝缘层426的侧壁。在完成隔片绝缘层434s和434d的结构之后，在单元栅电极440C上形成硅化物层并露出公共源极线CSL。由于硅化物层438位于公共源极线CSL上，可以减小公共源极线CSL的阻抗。
图11和12是根据本发明的示例性实施例的形成NOR型非易失性存储器件的部分工序的截面图。
参照图11，为了阻止(如果不防止)在源区和漏区450s和450d的两个上都形成硅化物层，在自对准硅化工序之前，SBL436可以形成为覆盖源区450s。在淀积SBL436之后进行硅化工序，可以在栅电极440C上而不是在源区和漏区450s和450d上设置硅化物层。
参照图12，可以通过使用在栅电极440C的侧壁上形成的隔片绝缘层434s来阻止(如果不防止)源区450s的硅化，而不必使用SBL436。典型地，将漏区450d设计为比位线接触要宽，但是将源区450s设计为较窄。通过较窄的源区的这种尺寸条件，当在单元栅电极440C的侧壁上形成时，在源区450s上彼此相对的隔片绝缘层434s彼此接触，结果是由隔片绝缘层434s覆盖源区450s。与此相反，即使在漏区450d上的隔片绝缘层434d不彼此接触，阻止(如果不防止)在漏区450d上形成硅化物层，由于没有生成多层电荷存储绝缘层326。
图13是根据本发明的示例性实施例的NOR非易失性存储器件的截面图。如图13所示，在栅电极440C上而不是在源区和漏区450s和450d中设置硅化物层438。多层电荷存储绝缘层326配置为具有沿着源区450S与单元栅电极440C的侧壁对齐的侧壁，并延伸到漏区450d。多层电荷存储绝缘层326的阻挡绝缘层324具有沿着漏区450d与隔片绝缘层434d对齐的侧壁。由于当清除原始氧化物层和微粒时部分地除去阻挡绝缘层324以在外围电路区的源区/漏区上形成硅化物层，而产生这种特性。
根据本发明的一个或多个实施例，可以在单独的处理步骤中形成与多层电荷存储绝缘层接触的单元栅电极，以及与栅绝缘层接触的外围电路栅电极。这使得对于单元栅电极和外围电路栅电极可以由彼此不同的材料构成。因此，有效地提供适于保持存储单元的写入和擦除数据效率以及保持数据的单元栅电极结构。此外，可以形成适于改进外围电路晶体管的性能而不影响存储单元的性能的材料的外围电路栅电极。
尽管说明并描述了当前认为是本发明的示例性实施例，本领域技术人员将理解，可以有各种其他改变，以及可以替换等效，而不背离本发明的真正范围。此外，可以根据本发明的教导作出许多改进，以适应于特定条件，而不背离在此说明的中心发明原理。因此，本发明不旨在限制于当前公开的特定示例性实施例，而是本发明包括落入所附权利要求的范围内的所有实施例。

Claims (22)

1.一种非易失性存储器件，包括：
衬底，具有单元区和外围电路区；
多层电荷存储绝缘层，其形成在单元区中的衬底上；
单元栅电极，其具有在多层电荷存储绝缘层上层叠的导电层和半导体层；
栅绝缘层，形成在外围电路区中的衬底上；以及
外围电路栅电极，其具有在栅绝缘层上层叠的半导体层，
其中导电层与外围电路栅电极的半导体层的最低层不同。
2.如权利要求1的非易失性存储器件，其中导电层是具有大于约4eV的功函数的金属的单层或多层。
3.如权利要求2的非易失性存储器件，其中导电层还包括在金属的单层或多层上形成的多晶硅层。
4.如权利要求1的非易失性存储器件，其中导电层由选自包括氮化钽(TaN)、钽(Ta)、钌(Ru)、硅化钨(WSi)、钨(W)、氮化钨(MN)，钛(Ti)、氮化钛(TiN)、钽钛(TaTi)、钽铂(TaPt)、氮化硅钽(TaSiN)、氮化钛钽(TaTiN)、氮化铪(HfN)、氮化铝钛(Ti2AlN)、钼(Mo)和铂(Pt)的组的至少之一构成。
5.如权利要求1的非易失性存储器件，其中半导体层的最低层是多晶硅层。
6.如权利要求1的非易失性存储器件，其中单元栅电极的半导体层的最高层与外围电路栅电极的半导体层的最高层相同。
7.如权利要求1的非易失性存储器件，还包括分别在单元和外围电路栅电极的半导体层上形成的硅化物层。
8.如权利要求7的非易失性存储器件，其中在单元和外围电路栅电极上硅化物层分别是彼此不同的金属硅化物层。
9.如权利要求8的非易失性存储器件，还包括：
源区/漏区，形成在外围电路栅电极的两侧的衬底中；以及
硅化物层，形成在源区/漏区上，
其中在外围电路栅电极上的硅化物层是金属硅化物层，其与在源区/漏区上的硅化物层相同。
10.如权利要求1的非易失性存储器件，还包括：
场隔离层，其在衬底中限定多个有源区，
其中单元和外围电路栅电极跨过有源区，并且外围电路栅电极的半导体层的最底层具有与场隔离层对齐的侧壁。
11.如权利要求1的非易失性存储器件，还包括：
在衬底中限定的电阻区；以及
在电阻区中形成的电阻图形，
其中将电阻图形配置为与外围电路栅电极的半导体层相同的层叠结构。
12.如权利要求11的非易失性存储器件，还包括：
硅化物层，其在单元和外围电路栅电极的半导体层上形成，而不在电阻图形的半导体层上。
13.如权利要求1的非易失性存储器件，还包括：
源区和漏区，分别在单元栅电极的两侧的衬底中形成；以及
隔片绝缘层，在单元栅电极的侧壁上形成，
其中在单元栅电极和隔片绝缘层之下对齐多层电荷存储绝缘层。
14.如权利要求1的非易失性存储器件，还包括：
源区和漏区，分别在单元栅电极的两侧的衬底中形成；以及
隔片绝缘层，在单元栅电极的侧壁上形成，
其中多层电荷存储绝缘层延伸到漏区，在源区侧上多层电荷存储绝缘层的侧壁与单元栅电极的侧壁对齐。
15.如权利要求1的非易失性存储器件，其中多层电荷存储绝缘层由层叠的隧道绝缘层、电荷捕获绝缘层和阻挡绝缘层形成。
16.如权利要求15的非易失性存储器件，还包括：
源区和漏区，在单元栅电极的两侧的衬底中形成；以及
隔片绝缘层，在单元栅电极的侧壁上形成，
其中阻挡绝缘层在单元栅电极和隔片绝缘层之下对齐，以及
其中隧道绝缘层和电荷捕获绝缘层延伸到源区和漏区。
17.如权利要求15的非易失性存储器件，还包括：
源区和漏区，分别在单元栅电极的两侧的衬底中形成；以及
隔片绝缘层，在单元栅电极的侧壁上形成，
其中阻挡绝缘层在单元栅电极和隔片绝缘层之下对齐，以及
其中隧道绝缘层和电荷捕获绝缘层延伸到漏区，在源区侧上隧道绝缘层和电荷捕获绝缘层的侧壁与单元栅电极的侧壁对齐。
18.一种非易失性存储器件，包括：
半导体衬底，具有单元区和外围电路区；
场隔离层，在半导体衬底中形成，以在单元区和外围电路区中限定多个有源区；
多层电荷存储绝缘层，其形成在单元区的有源区上；
多个单元栅极线，设置在多层电荷存储绝缘层上，其跨过单元区的有源区并具有金属层和导电层；
公共源极线，在半导体衬底中形成，其与单元栅极线平行设置并与单元栅极线的第一侧壁相邻；
漏区，在有源区中形成并与单元栅极线的第二侧壁相邻；
栅绝缘层，在外围电路区的有源区上形成；
外围电路栅电极，具有栅绝缘层上的半导体层；以及
侧壁隔片，形成在单元栅极线和外围电路栅电极的侧壁上，
其中外围电路栅电极的半导体层的最下层与导电层不同。
19.如权利要求18的非易失性存储器件，其中多层电荷存储绝缘层延伸到公共源极线和漏区。
20.如权利要求18的非易失性存储器件，其中多层电荷存储绝缘层在单元栅极线和隔片之下对齐。
21.如权利要求18的非易失性存储器件，其中多层电荷存储绝缘层在一个方向上在公共源极线侧具有与单元栅极线的侧壁对齐的侧壁，其在另一方向上延伸到漏区。
22.如权利要求20的非易失性存储器件，其中公共源极线设置在单元栅极线之间，以及在单元栅极线的相对侧壁上的隔壁隔片彼此连接以覆盖公共源极线。
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