KR100426441B1 - 반도체 소자의 시모스(ｃｍｏｓ) 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 CMOS(Complementary Metal Oxide Semi Conductor) 및 그의 제조 방법에 관한 것으로, 특히 셀(Cell)부 NMOS와 주변회로부 PMOS의 게이트 전극을 일 함수가 4.8 ∼ 5.0eV인 제 1 금속층/다결정 실리콘층/제 2 금속층의 적층구조로 형성하고 주변회로부 NMOS의 게이트 전극을 다결정 실리콘층/제 2 금속층의 적층구조로 형성하여 표면 채널을 갖는 CMOS를 형성하므로, 상기 게이트 전극의 적층구조로 과도한 이온주입 공정 없이 각각 주변회로부 PMOS의 문턱전압은 -0.5V이하가 되고, 주변회로부 NMOS의 문턱전압은 +0.5V이하가 되어 CMOS 형성 공정이 단순화되고, 셀부 NMOS는 상기 제 1 금속층에 의해 +1V의 문턱전압을 갖기 때문에 따로 백 바이어스(Back bias)를 인가할 필요가 없어 저전력 소모의 소자를 형성하는 등 소자의 특성, 수율 및 신뢰성을 향상시키는 특징이 있다.
Description
본 발명은 반도체 소자의 CMOS(Complementary Metal Oxide Semi Conductor) 및 그의 제조 방법에 관한 것으로, 특히 셀(Cell) 영역의 NMOS와 주변회로부 PMOS의 게이트 전극을 일 함수가 4.8 ∼ 5.0eV인 제 1 금속층/다결정 실리콘층/제 2 금속층의 적층구조로 형성하고 주변회로부 NMOS의 게이트 전극을 다결정 실리콘층/제 2 금속층의 적층구조로 형성하여 소자의 특성, 수율 및 신뢰성을 향상시키는 반도체 소자의 CMOS 및 그의 제조 방법에 관한 것이다.
일반적으로 CMOS는 소비 전력이 우수한 PMOS와, 고속 동작이 가능한 NMOS를 대칭으로 구성한 것으로, 집적도가 낮고 제조공정이 복잡하다는 면에서는 나쁘지만 소비 전력이 아주 적다는 특성을 가지고 있다.
도 1은 셀부와 주변회로부를 도시한 평면도이다.
도 1을 참조하면, CMOS에서 셀부(100) NMOS는 소자의 동작 시 오프(Off) 전류를 줄여주기 위해 문턱전압이 약 +1V가 되어야 하고, 주변회로부(200)의 PMOS와 NMOS은 동작 속도를 크게 하기 위해 각각 문턱전압이 약 -/+0.5V 이하가 되어야 하기 때문에 개별적인 마스크 작업과 과도한 이온주입 공정이 필요 하는 등 그 제조 공정이 복잡하게 되었다.
그리고 CMOS의 게이트 전극은 주로 고융점, 박막형성의 용이성, 선 패턴(Pattern)의 용이성, 산화 분위기에 대한 안정성 및 평탄화 특성을 갖는 다결정 실리콘층으로 형성하였다.
상기 게이트 전극은, NMOS 및 PMOS 영역에 모두 n+다결정 실리콘을 사용했으나, PMOS 영역에서는 카운트 도핑(Count doping)에 의한 베리드 채널(Buried channel)이 형성되므로 숏(Short) 채널 효과 및 누설전류가 증대되는 단점이 있었다.
최근에는, 상기 단점을 극복하기 위해 NMOS 영역에 n+다결정 실리콘을 형성하고, PMOS 영역에 p+다결정 실리콘을 형성하는 듀얼 게이트 전극을 형성하여 NMOS 및 PMOS 영역에 모두 표면 채널을 형성하였다.
도 2a 내지 도 2e는 종래 기술에 따른 반도체 소자의 CMOS 제조 방법을 도시한 단면도로서,“A”는 셀부 NMOS가 형성될 영역을 도시한 것이고,“B”는 주변회로부 PMOS가 형성될 영역을 도시한 것이며,“C”는 주변회로부 NMOS가 형성될 영역을 도시한 것이다.
도 2a를 참조하면, 반도체 기판(11)에 활성 영역을 정의하는 소자분리막(13)을 형성한다.
그리고, 이온주입 마스크를 사용하여 p형 및 n형 불순물을 상기 반도체기판(11)에 선택적으로 주입하고, 드라이브 인(Drive-in) 공정을 실시하여 p 웰(15)과 n 웰(17)을 형성한다.
도 2b를 참조하면, 열산화 공정으로 상기 반도체 기판(11) 상에 제 1 산화막(19)을 성장시킨 후, 전면에 문턱전압 조절용 불순물 이온을 주입한다.
여기서, 상기 제 1 산화막(19)은 상기 문턱전압 조절용 불순물 이온의 이온 주입 공정 시 상기 반도체 기판(11)의 표면 결함을 방지하는 역할을 한다.
도 2c를 참조하면, 상기 제 1 산화막(19)을 제거하고, 전면에 제 2 산화막(21)과 도핑(Doping)되지 않는 다결정 실리콘층(23)을 형성한다.
그리고, n 웰 마스크를 사용한 이온 주입 공정으로 상기 p 웰(15) 상측의 다결정 실리콘층(23)에 인(P) 이온 또는 비소(As) 이온과 같은 n형 불순물을 도핑한다.
이어, p 웰 마스크를 사용한 이온 주입 공정으로 상기 n 웰(17) 상측의 다결정 실리콘층(23)에 붕소(B) 이온 또는 BF2이온과 같은 p형 불순물을 도핑한다.
도 2d을 참조하면, 상기 선택적으로 이온이 주입된 다결정 실리콘층(23) 상에 금속층(29)을 형성한다.
그리고, 게이트 전극용 마스크를 사용한 사진 식각 공정으로 상기 금속층(29), 다결정 실리콘층(23) 및 제 2 산화막(21)을 식각하여 상기 각 p 웰(15)과 n 웰(17) 상측에 상기 제 2 산화막(21)의 게이트 산화막과 게이트 전극(31)을 형성한다.
여기서, 상기 게이트 전극(31)은 상기 다결정 실리콘층(23)과 금속층(29)으로 적층되어 형성된다.
도 2e을 참조하면, n 웰 마스크를 사용한 저농도의 n형 불순물 이온의 이온 주입 및 드라이브 인 공정을 실시하므로 상기 게이트 전극(31) 양측의 p 웰(15) 표면 내에 저농도 n형 불순물 영역(33)을 형성한다.
이어, p 웰 마스크를 사용한 저농도의 p형 불순물 이온의 이온 주입 및 드라이브 인 공정을 실시하므로 상기 게이트 전극(31) 양측의 n 웰(17) 표면 내에 저농도 p형 불순물 영역(35)을 형성한다.
그리고, 상기 게이트 전극(31)을 포함한 전면에 질화막을 형성하고, 에치백(Etch Back)하여 상기 게이트 전극(31) 양측의 반도체 기판(11)상에 질화막 스페이서(Spacer)(37)를 형성한다.
그후, n 웰 마스크를 사용한 고농도의 n형 불순물 이온의 이온 주입 및 드라이브 인 공정을 실시하므로 상기 질화막 스페이서(37)를 포함한 게이트 전극(31) 양측의 p 웰(15) 표면 내에 고농도 n형 불순물 영역(39)을 형성한다.
그리고, p 웰 마스크를 사용한 고농도의 p형 불순물 이온의 이온 주입 및 드라이브 인 공정을 실시하므로 상기 질화막 스페이서(37)를 포함한 게이트 전극(31) 양측의 n 웰(17) 표면 내에 고농도 p형 불순물 영역(41)을 형성한다.
여기서, 상기 p 웰(15) 표면 내에 저농도 및 고농도 n형 불순물 영역(33,39)의 형성으로 n형 소오스/드레인 영역을 형성하고, 상기 n 웰(17) 표면내에 저농도 및 고농도 p형 불순물 영역(35,41)의 형성으로 p형 소오스/드레인 영역을 형성한다.
상술한 바와 같이 종래 기술에 따른 반도체 소자의 CMOS 및 그의 제조 방법은 듀얼 게이트 전극을 형성하기 때문에 다음과 같은 이유에 의해 소자의 특성이 저하되는 문제점이 있었다.
첫째, PMOS 영역의 p+다결정 실리콘 게이트 전극에서 게이트 산화막 부위에 붕소의 활성화가 이루어지지 않는 등의 이유에 의해 CMOS의 다결정 실리콘 게이트 전극에서 게이트 전극의 공핍 효과(Gate depletion effect)가 발생되어 반전 캐패시턴스를 감소시키고 문턱전압을 증가시킨다.
둘째, 상기 p+다결정 실리콘 게이트 전극 내에 잔존하는 붕소 이온이 상기 게이트 산화막을 통과하여 반도체 기판의 채널 영역으로 확산하는 붕소 침투 현상이 발생되어 플랫 밴드(Flat band) 전압 및 문턱전압을 변화시키고 지오아이(Gate Oxide Integrity : GOI) 특성을 저하시킨다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 셀부 NMOS와 주변회로부 PMOS의 게이트 전극을 일 함수가 4.8 ∼ 5.0eV인 제 1 금속층/다결정 실리콘층/제 2 금속층의 적층구조로 형성하고 주변회로부 NMOS의 게이트 전극을 다결정 실리콘층/제 2 금속층의 적층구조로 형성하기 때문에 PMOS의 게이트 전극 형성 시 도핑 공정을 사용하지 않아 종래의 듀얼 게이트 전극에서 발생한 게이트 전극의 공핍 효과 및 붕소 침투 현상을 방지하는 반도체 소자의 CMOS 및 그의 제조 방법을제공하는데 그 목적이 있다.
도 1은 셀부와 주변회로부를 도시한 평면도.
도 2a 내지 도 2e는 종래 기술에 따른 반도체 소자의 CMOS 제조 방법을 도시한 단면도.
도 3a 내지 도 3e는 본 발명의 제 1 실시 예에 따른 반도체 소자의 CMOS 제조 방법을 도시한 단면도.
도 4a 내지 도 4g는 본 발명의 제 2 실시 예에 따른 반도체 소자의 CMOS 제조 방법을 도시한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
11, 51 : 반도체 기판 13, 53 : 소자분리막
15, 55 : p 웰 17, 57 : n 웰
19 : 제 1 산화막 21 : 제 2 산화막
23, 65 : 다결정 실리콘층 29 : 금속층
31 : 게이트 전극 33, 71 : 저농도 n형 불순물 영역
35, 73 : 저농도 p형 불순물 영역 37, 75 : 질화막 스페이서
39, 77 : 고농도 n형 불순물 영역 41, 79 : 고농도 p형 불순물 영역
60, 63 : 제 1 감광막 패턴 59 : 게이트 산화막
61 : 제 1 금속층 67 : 제 2 금속층
69a : 제 1 게이트 전극 69b : 제 2 게이트 전극
100 : 셀부 200 : 주변회로부
본 발명의 반도체 소자의 CMOS는,
a) 셀부 p 웰 영역과 주변회로부 n 웰 영역에 제 1 금속층/다결정 실리콘층/제 2 금속층의 적층 구조로 구비되는 제 1 게이트 전극과 b) 주변회로부 p 웰 영역에 구비되는 다결정 실리콘층/제 2 금속층의 적층 구조로 구비되는 제 2 게이트 전극을 포함하여 구성됨을 특징으로 한다.
그리고, 본 발명의 반도체 소자의 CMOS 제조 방법은 게이트 절연막이 구비된 반도체 기판의 셀부 p 웰 영역과 주변회로부 n 웰 영역 상에 제 1 금속층을 형성하는 단계, 전체표면 상부에 다결정 실리콘층과 제 2 금속층을 순차적으로 형성하는 단계 및 게이트 전극용 마스크를 사용한 사진 식각 공정으로 상기 셀부 p 웰과 주변회로부의 n 웰 상에 제 1 금속층/다결정 실리콘층/제 2 금속층의 적층 구조를 갖는 제 1 게이트 전극을 형성하는 동시에 주변회로부의 p 웰 상에 다결정 실리콘층/제 2 금속층의 적층 구조를 갖는 제 2 게이트 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
본 발명의 원리는, 일 함수가 4.8 ∼ 5.0eV인 제 1 금속층/다결정 실리콘층/제 2 금속층의 적층구조로 셀부 NMOS와 주변회로부 PMOS의 제 1 게이트 전극을 형성하고 다결정 실리콘층/제 2 금속층의 적층구조로 주변회로부 NMOS의 제 2 게이트 전극을 형성하여 표면 채널을 갖는 CMOS를 형성하는 발명이다.
그 결과, 상기 제 1, 제 2 게이트 전극의 적층구조로 과도한 이온주입 공정없이 각각 주변회로부 PMOS의 문턱전압은 -0.5V이하가 되고, 주변회로부 NMOS의 문턱전압은 +0.5V이하가 되며, 셀부 NMOS는 상기 제 1 금속층에 의해 +1V의 문턱전압을 갖게 된다.
이하, 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 3a 내지 도 3e는 본 발명의 제 1 실시 예에 따른 반도체 소자의 CMOS 제조 방법을 도시한 단면도로서,“A”는 셀부 NMOS가 형성될 영역을 도시한 것이고,“B”는 주변회로부 PMOS가 형성될 영역을 도시한 것이며,“C”는 주변회로부 NMOS가 형성될 영역을 도시한 것이다.
도 3a를 참조하면, 반도체 기판(51)에 활성 영역을 정의하는 소자분리막(53)을 형성한다.
그리고, 이온주입 마스크를 사용하여 p형 또는 n형 불순물을 상기 반도체 기판(51)에 선택적으로 이온 주입하고, 드라이브 인 공정을 실시하여 p 웰(55)과 n 웰(57)을 형성한다.
그 다음, 상기 반도체 기판(51)을 열산화 시켜 게이트 산화막(59)을 5 ∼ 100Å의 두께로 성장시킨다.
이때, 상기 게이트 산화막(59)을 열산화 공정으로 형성하는 대신 다결정 실리콘과 반응이 없는 Al2O3, HfO2,HfㆍSiO2, ZrㆍSiO2등의 고 유전막으로 형성할 수도 있다.
도 3b를 참조하면, 상기 게이트 산화막(59) 상에 제 1 금속층(61)과 제 1 감광막을 순차적으로 형성한다.
여기서, 상기 제 1 금속층(61)은 일 함수가 4.8 ∼ 5.0eV인 TiN, TiAlN, TiSiN, WN 및 TaN 중 선택된 하나의 금속층으로 5 ∼ 1000Å의 두께만큼 형성한 것이다.
그리고, 상기 제 1 감광막을 상기 주변회로부 NMOS가 형성될 영역(C)의 상측에만 제거되도록 노광 및 현상하여 제 1 감광막 패턴(63)을 형성한다.
도 3c를 참조하면, 상기 제 1 감광막 패턴(63)을 마스크로 하여 상기 제 1 금속층(61)을 식각 하고, 상기 제 1 감광막 패턴(63)을 제거한다.
여기서, 상기 제 1 금속층(61)의 식각 공정은 피라나(Piranha), SC-1 및 SC-2 중 선택된 하나의 용액을 사용한 습식식각 공정으로 실시할 수 있다.
그리고, 상기 제 1 금속층(61)을 포함한 전체표면 상부에 각각 100 ∼ 1000Å의 두께로 다결정 실리콘층(65)과 제 2 금속층(67)을 형성한다.
여기서, 상기 다결정 실리콘층(65) 대신 비정질 실리콘층을 형성할 수 있다.
도 3d를 참조하면, 게이트 전극용 마스크를 사용한 사진 식각 공정으로 상기 제 2 금속층(67), 다결정 실리콘층(65) 및 제 1 금속층(61)을 식각 하여 제 1, 제 2 게이트 전극(69a,69b)을 형성한다.
이때, 상기 제 1 게이트 전극(69a)은 상기 셀부 NMOS가 형성될 영역(A)과 주변회로부 PMOS가 형성될 영역(B)의 반도체 기판(51) 상에 제 1 금속층(61), 다결정 실리콘층(65) 및 제 2 금속층(67)의 적층 구조로 형성된다.
그리고, 상기 제 2 게이트 전극(69b)은 상기 주변회로부 NMOS가 형성될영역(C)의 반도체 기판(51) 상에 다결정 실리콘층(65)과 제 2 금속층(67)의 적층 구조로 형성된다.
도 3e를 참조하면, 상기 셀부 NMOS가 형성될 영역(A)의 제 1 게이트 전극(69a)과 주변회로부 NMOS가 형성될 영역(C)의 제 2 게이트 전극(69b) 양측의 p 웰(55) 표면에 저농도 n형 불순물 이온을 주입하여 저농도 n형 불순물 영역(71)을 형성한다.
그리고, 상기 주변회로부 PMOS가 형성될 영역(B)의 제 1 게이트 전극(69a) 양측의 n 웰(57) 표면에 저농도 p형 불순물 이온을 주입하여 저농도 p형 불순물 영역(73)을 형성한다.
이어, 상기 제 1, 제 2 게이트 전극(69a,69b)을 포함한 전면에 질화막을 형성하고, 에치백하여 상기 제 1, 제 2 게이트 전극(69a,69b) 측벽에 질화막 스페이서(75)를 형성한다.
그리고, 상기 질화막 스페이서(75)를 포함한 셀부 NMOS가 형성될 영역(A)의 제 1 게이트 전극(69a)과 주변회로부 NMOS가 형성될 영역(C)의 제 2 게이트 전극(69b) 양측의 p 웰(55) 표면에 고농도 n형 불순물 이온을 주입하여 고농도 n형 불순물 영역(77)을 형성함으로써 LDD(Lightly Doped Drain) 구조의 n형 소오스/드레인 불순물 영역을 한다.
그후, 상기 질화막 스페이서(75)를 포함한 주변회로부 PMOS가 형성될 영역(B)의 제 1 게이트 전극(69a) 양측의 n 웰(57) 표면에 고농도 p형 불순물 이온을 주입하여 고농도 p형 불순물 영역(79)을 형성함으로써 LDD 구조의 p형 소오스/드레인 불순물 영역을 형성한다.
도 4a 내지 도 4g는 본 발명의 제 2 실시 예에 따른 반도체 소자의 CMOS 제조 방법을 도시한 단면도로서,“A”는 셀부 NMOS가 형성될 영역을 도시한 것이고,“B”는 주변회로부 PMOS가 형성될 영역을 도시한 것이며,“C”는 주변회로부 NMOS가 형성될 영역을 도시한 것이다.
도 4a를 참조하면, 반도체 기판(51)에 활성 영역을 정의하는 소자분리막(53)을 형성한다.
그리고, 이온주입 마스크를 사용하여 p형 또는 n형 불순물을 상기 반도체 기판(51)에 선택적으로 이온 주입하고, 드라이브 인 공정을 실시하여 p 웰(55)과 n 웰(57)을 형성한다.
그 다음, 상기 반도체 기판(51)을 열산화 시켜 게이트 산화막(59)을 5 ∼ 100Å의 두께로 성장시킨다.
이때, 상기 게이트 산화막(59)을 열산화 공정으로 형성하는 대신 다결정 실리콘과 반응이 없는 Al2O3, HfO2,HfㆍSiO2, ZrㆍSiO2등의 고 유전막으로 형성할 수도 있다.
도 4b를 참조하면, 상기 게이트 산화막(59) 상에 제 1 감광막을 도포하고, 상기 제 1 감광막을 상기 주변회로부 NMOS가 형성될 영역(C)의 상측에만 남도록 노광 및 현상하여 제 1 감광막 패턴(60)을 형성한다.
도 4c를 참조하면, 상기 제 1 감광막 패턴(60)을 포함한 전면에 제 1금속층(61)을 형성한다.
여기서, 상기 제 1 금속층(61)을 일 함수가 4.8 ∼ 5.0eV인 TiN, TiAlN, TiSiN, WN 및 TaN 중 선택된 하나의 금속층으로 5 ∼ 1000Å의 두께만큼 형성한다.
도 4d를 참조하면, 상기 제 1 감광막 패턴(60)을 제거하여, 상기 제 1 감광막 패턴(60) 상의 제 1 금속층(61)을 리프트 오프(Lift off)시킨다.
도 4e를 참조하면, 상기 제 1 금속층(61)을 포함한 전체표면 상부에 각각 100 ∼ 1000Å의 두께로 다결정 실리콘층(65)과 제 2 금속층(67)을 형성한다.
여기서, 상기 다결정 실리콘층(65) 대신 비정질 실리콘층을 형성할 수 있다.
도 4f를 참조하면, 게이트 전극용 마스크를 사용한 사진 식각 공정으로 상기 제 2 금속층(67), 다결정 실리콘층(65) 및 제 1 금속층(61)을 식각 하여 제 1, 제 2 게이트 전극(69a,69b)을 형성한다.
이때, 상기 제 1 게이트 전극(69a)은 상기 셀부 NMOS가 형성될 영역(A)과 주변회로부 PMOS가 형성될 영역(B)의 반도체 기판(51) 상에 제 1 금속층(61), 다결정 실리콘층(65) 및 제 2 금속층(67)의 적층 구조로 형성된다.
그리고, 상기 제 2 게이트 전극(69b)은 상기 주변회로부 NMOS가 형성될 영역(C)의 반도체 기판(51) 상에 다결정 실리콘층(65)과 제 2 금속층(67)의 적층 구조로 형성된다.
도 4g를 참조하면, 상기 셀부 NMOS가 형성될 영역(A)의 제 1 게이트 전극(69a)과 주변회로부 NMOS가 형성될 영역(C)의 제 2 게이트 전극(69b) 양측의 p 웰(55) 표면에 저농도 n형 불순물 이온을 주입하여 저농도 n형 불순물 영역(71)을형성한다.
그리고, 상기 주변회로부 PMOS가 형성될 영역(B)의 제 1 게이트 전극(69a) 양측의 n 웰(57) 표면에 저농도 p형 불순물 이온을 주입하여 저농도 p형 불순물 영역(73)을 형성한다.
이어, 상기 제 1, 제 2 게이트 전극(69a,69b)을 포함한 전면에 질화막을 형성하고, 에치백하여 상기 제 1, 제 2 게이트 전극(69a,69b) 측벽에 질화막 스페이서(75)를 형성한다.
그리고, 상기 질화막 스페이서(75)를 포함한 셀부 NMOS가 형성될 영역(A)의 제 1 게이트 전극(69a)과 주변회로부 NMOS가 형성될 영역(C)의 제 2 게이트 전극(69b) 양측의 p 웰(55) 표면에 고농도 n형 불순물 이온을 주입하여 고농도 n형 불순물 영역(77)을 형성함으로써 LDD(Lightly Doped Drain) 구조의 n형 소오스/드레인 불순물 영역을 한다.
그후, 상기 질화막 스페이서(75)를 포함한 주변회로부 PMOS가 형성될 영역(B)의 제 1 게이트 전극(69a) 양측의 n 웰(57) 표면에 고농도 p형 불순물 이온을 주입하여 고농도 p형 불순물 영역(79)을 형성함으로써 LDD 구조의 p형 소오스/드레인 불순물 영역을 형성한다.
본 발명의 반도체 소자의 CMOS 및 그의 제조 방법은 셀(Cell) 영역의 NMOS와 주변회로부 PMOS의 게이트 전극을 일 함수가 4.8 ∼ 5.0eV인 제 1 금속층/다결정 실리콘층/제 2 금속층의 적층구조로 형성하고 주변회로부 NMOS의 게이트 전극을 다결정 실리콘층/제 2 금속층의 적층구조로 형성하므로, 표면 채널을 갖는 CMOS를 구현하여 다음과 같은 이유에 의해 소자의 특성, 수율 및 신뢰성을 향상시키는 효과가 있다.
첫째, 과도한 이온주입 공정 없이 상기 게이트 전극의 형성으로 셀부 NMOS의 문턱전압은 +1V가 되고, 주변회로부 PMOS의 문턱전압은 -0.5V이하가 되며, 주변회로부 NMOS의 문턱전압은 +0.5V이하가 되어 표면 채널을 갖는 CMOS를 용이하게 형성한다.
둘째, 셀부 NMOS는 상기 제 1 금속층에 의해 +1V의 문턱전압을 갖기 때문에 +1V의 문턱전압을 갖기 위해 따로 백 바이어스(Back bias)를 인가할 필요가 없어 저전력의 소자를 형성한다.
셋째, 게이트 전극 형성 시 도핑 공정을 사용하지 않아 종래의 듀얼 다결정 실리콘 게이트 전극에서 발생한 게이트 전극의 공핍 효과 및 붕소 침투 현상을 방지한다.
Claims (17)
- 셀부와 주변회로부를 구비하는 반도체 소자의 CMOS에 있어서,상기 셀부의 p 웰 영역과 주변회로부 n 웰 영역상에 제 1 금속층/다결정 실리콘층/제 2 금속층의 적층 구조로 구비되는 제 1 게이트 전극과,상기 주변회로부의 p 웰 영역상에 다결정 실리콘층/제 2 금속층의 적층 구조로 구비되는 제 2 게이트 전극을 포함하는 반도체 소자의 CMOS.
- 제 1 항에 있어서,상기 제 1 금속층은 일 함수가 4.8 ∼ 5.0eV인 금속층으로 형성됨을 특징으로 하는 반도체 소자의 CMOS.
- 제 1 항에 있어서,상기 제 1 금속층은 5 ∼ 1000Å의 두께로 형성됨을 특징으로 하는 반도체 소자의 CMOS.
- 제 1 항에 있어서,상기 제 1 금속층은 TiN, TiAlN, TiSiN, WN 및 TaN 중 선택된 하나 또는 그 이상의 금속층으로 형성됨을 특징으로 하는 반도체 소자의 CMOS.
- 제 1 항에 있어서,상기 다결정 실리콘층은 100 ∼ 1000Å의 두께로 형성됨을 특징으로 하는 반도체 소자의 CMOS.
- 제 1 항에 있어서,상기 제 2 금속층은 100 ∼ 1000Å의 두께로 형성됨을 특징으로 하는 반도체 소자의 CMOS.
- 셀부와 주변회로부를 구비하는 반도체 소자의 CMOS 제조 방법에 있어서,게이트 절연막이 구비된 반도체 기판의 셀부 p 웰 영역과 주변회로부 n 웰 영역 상에 제 1 금속층을 형성하는 단계와,전체표면 상부에 다결정 실리콘층과 제 2 금속층을 순차적으로 형성하는 단계와,게이트 전극용 마스크를 사용한 사진 식각 공정으로 상기 셀부 p 웰과 주변회로부의 n 웰 상에 제 1 금속층/다결정 실리콘층/제 2 금속층의 적층 구조를 갖는 제 1 게이트 전극을 형성하는 동시에 주변회로부의 p 웰 상에 다결정 실리콘층/제 2 금속층의 적층 구조를 갖는 제 2 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 CMOS 제조 방법.
- 제 7 항에 있어서,상기 게이트 절연막을 5 ∼ 100Å의 두께로 형성함을 특징으로 하는 반도체 소자의 CMOS 제조 방법.
- 제 7 항에 있어서,상기 게이트 절연막을 산화막 또는 고 유전막으로 형성함을 특징으로 하는 반도체 소자의 CMOS 제조 방법.
- 제 9 항에 있어서,상기 고 유전막을 Al2O3, HfO2,HfㆍSiO2및 ZrㆍSiO2중 선택된 하나의 유전막으로 형성함을 특징으로 하는 반도체 소자의 CMOS 제조 방법.
- 제 7 항에 있어서,상기 제 1 금속층을 일 함수가 4.8 ∼ 5.0eV인 금속층으로 형성함을 특징으로 하는 반도체 소자의 CMOS.
- 제 7 항에 있어서,상기 제 1 금속층을 5 ∼ 1000Å의 두께로 형성함을 특징으로 하는 반도체 소자의 CMOS 제조 방법.
- 제 7 항에 있어서,상기 제 1 금속층을 TiN, TiAlN, TiSiN, WN 및 TaN 중 선택된 하나 또는 그 이상의 금속층으로 형성함을 특징으로 하는 반도체 소자의 CMOS 제조 방법.
- 제 7 항에 있어서,상기 다결정 실리콘층을 100 ∼ 1000Å의 두께로 형성함을 특징으로 하는 반도체 소자의 CMOS 제조 방법.
- 제 7 항에 있어서,상기 제 2 금속층을 100 ∼ 1000Å의 두께로 형성함을 특징으로 하는 반도체 소자의 CMOS 제조 방법.
- 제 7 항에 있어서,상기 제 1 금속층을 피라나(Piranha), SC-1 및 SC-2 중 선택된 하나 또는 이들의 혼합 용액을 사용한 습식 식각 공정에 의해 패터닝하는 것을 특징으로 하는 반도체 소자의 CMOS 제조 방법.
- 셀부와 주변회로부를 구비하는 반도체 소자의 CMOS 제조 방법에 있어서,게이트 절연막이 구비된 반도체 기판 상에 셀부 p 웰 영역과 주변회로부 n 웰 영역을 노출시키는 감광막 패턴을 형성하는 단계와,전체표면 상부에 일 함수가 4.8 ∼ 5.0eV인 제 1 금속층을 형성하는 단계와,상기 감광막 패턴을 제거하여 게이트 절연막이 구비된 주변회로부 p 웰 영역을 노출시키는 단계와,전체표면 상부에 다결정 실리콘층과 제 2 금속층을 순차적으로 형성하는 단계와,게이트 전극용 마스크를 사용한 사진 식각 공정을 실시함으로써, 상기 셀부 p 웰과 주변회로부의 n 웰 상에 제 1 금속층/다결정 실리콘층/제 2 금속층의 적층 구조를 갖는 제 1 게이트 전극을 형성하는 동시에 상기 주변회로부의 p 웰 상에 다결정 실리콘층/제 2 금속층의 적층 구조를 갖는 제 2 게이트 전극을 형성하는 단계와,상기 p 웰에 n형 불순물을 이온 주입하여 n형 소오스/드레인 영역을 형성하는 단계와,상기 n 웰에 p형 불순물을 이온 주입하여 p형 소오스/드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 CMOS 제조 방법.
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