KR20040000679A - 고전압 소자의 제조방법 - Google Patents

Abstract

본 발명은 고전압 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 소자분리 영역 및 액티브 영역을 가지면서 표면 내에 고전압 웰을 구비한 반도체 기판을 제공하는 단계; 상기 기판의 소자분리 영역들 및 액티브 영역의 중심부에 제1트렌치들 및 제2트렌치를 형성하는 단계; 상기 제1 및 제2트렌치 내에 절연막을 매립시켜 기판의 소자분리 영역들 각각에 트렌치형의 소자분리막을 형성하는 단계; 상기 기판의 액티브 영역 내에 불순물을 이온주입하여 드리프트 영역을 형성하는 단계; 상기 제2트렌치 내에 매립된 절연막을 제거하는 단계; 상기 트렌치 표면을 포함한 기판의 전 영역 상에 게이트 산화막과 게이트 도전막을 차례로 형성하는 단계; 상기 게이트 도전막과 게이트 산화막을 패터닝하여 상기 트렌치 표면 및 이에 인접된 기판 표면 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계; 상기 스페이서를 포함한 게이트 전극 양측의 기판 표면에 소오스/드레인 영역을 형성하는 단계; 및 상기 게이트 전극 및 소오스/드레인 영역 표면에 실리사이드를 형성하는 단계를 포함한다. 본 발명에 따르면, 트렌치 채널을 형성하기 때문에 레이아웃 상에서의 채널 길이를 줄일 수 있고, 특히, 접합 깊이를 낮출 수 있어서 고전압 소자의 전기적 특성을 개선할 수 있다.

Description

고전압 소자의 제조방법{METHOD OF MANUFACTURING HIGH VOLTAGE DEVICE}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 트렌치 채널(trenched channel)을 이용한 고전압 소자의 제조방법에 관한 것이다.

반도체 소자는 일반적으로 소비 전력의 감소 및 그 신뢰성 확보를 위해 3.3V 또는 그 이하의 낮은 전원을 공급 전원으로 이용하지만, 하나의 시스템 내에서 다른 주변 장치들과 상호 연결되고, 이때, 상기 주변 장치들이 5V 이상의 고전압을 공급 전원으로 이용하는 것과 관련해서, 그 회로 내에는 외부에서 공급되는 고전압의 입력 전압을 지원하기 위한 고전압 소자를 구비한다.

이러한 고전압 소자는 통상의 모스(MOS) 소자, 즉, 저전압 소자와 동일한 구조를 가지며, 아울러, 일련의 공정을 통해 상기 저전압 소자와 동시에 집적된다.

이하에서는 종래 기술에 따른 고전압 소자를 포함한 반도체 소자의 제조방법을 간략하게 설명하도록 한다.

1단계 공정으로서, 불순물의 이온주입을 통해 기판 내에 고전압 N-웰 및 P-웰과 저전압 N-웰 및 P-웰을 형성한다.

2단계 공정으로서, 마찬가지로 불순물의 이온주입을 통해 고전압 P-웰 및 N-웰 표면에 N-드리프트 영역과 P-드리프트 영역을 형성한다.

3단계 공정으로서, 로코스(LOCOS) 공정에 따라 기판 상에 소자분리 영역을 노출시키는 소자분리 마스크를 형성하고, 이어, 채널 스탑 이온주입을 행한 후, 열산화를 통해 기판의 소자분리 영역에 필드산화막들을 형성한다.

4단계 공정으로서, 고전압 PMOS와 저전압 NMOS 및 PMOS의 문턱전압 조절을 위한 이온주입을 행한다.

5단계 공정으로서, 고전압 및 저전압 소자의 게이트 산화막을 형성하고, 게이트 도전막의 증착 및 이에 대한 패터닝을 행하여 게이트 전극을 형성한다.

6단계 공정으로서, 이온주입 공정을 통해 저전압 NMOS 및 PMOS에서의 LDD 영역을 형성하고, 또한, 고전압 및 저전압 소자에서의 소오스/드레인 영역을 형성한다.

이후, 콘택 및 배선 공정을 포함한 일련의 후속 공정을 진행한다.

그러나, 종래 기술에 따라 제조된 고전압 소자는 다음과 같은 문제점을 갖는다.

도 1 및 도 2는 종래 기술에 따른 고전압 소자들의 단면도로서, 도 1은 자기정렬된(Self aligned) 소오스/드레인 영역을 구비한 고전압 소자를, 도 2는 비-자기정렬된(Non-Self aligned) 소오스/드레인 영역을 구비한 고전압 소자를 도시한 단면도이다. 여기서, 도면부호 1은 반도체 기판, 2는 고전압 웰, 3은 필드산화막, 4는 게이트 전극, 5a 및 5b는 드리프트 영역, 6a 및 6b는 소오스/드레인 영역을 각각 나타낸다.

도 1에 도시된 고전압 소자의 경우, 항복 전압(breakdown voltage)의 안정화를 위해 드리프트 영역(5a)은 넓은 소오스/드레인 영역(6a)을 완전히 감싸도록 형성해야 하며, 그리고, 소오스/드레인 영역(6a)과의 오프세트(offset)을 크게 하기위해 게이트 전극(4)과 오버랩되는 길이를 크게 해주어야 한다. 그런데, 깊은 드리프트 영역(5a)을 형성하면, 고전압 소자의 항복 전압 및 펀치-스루 특성이 열화되고, 아울러, 채널 길이를 줄이는 데 한계가 있어서 고집적화가 어렵다.

반면, 드리프트 영역(5a)은 가장자리가 라운딩지며, 이때, 라운딩 접합 특성으로 인해 라운딩된 접합 부분에서의 전계 특성이 가장 불량하게 되므로, 그 접합 깊이를 줄이는데 한계가 있다.

또한, 필드산화막이 로코스 공정에 따라 형성되는 것과 관련해서 버즈-빅 (bird's-beak)에 의한 좁은 폭 효과(narrow width effect)로 인해 채널 폭을 줄이는데 한계가 있고, 그리고, 필드 스탑 이온주입을 수행해야 하므로 비용 측면에서 바람직하지 못하다.

도 2에 도시된 고전압 소자의 경우, 소오스/드레인 영역(6b)이 비-자기정렬적으로 형성되기 때문에 도 1에 도시된 고전압 소자에 비해 게이트 전극(4)과 오버랩되는 드리프트 영역(5b)의 길이를 감소시킬 수 있다. 그러나, 필드산화막(3)과 게이트 전극(4) 사이의 액티브 영역에 대한 디자인 룰(design rule)을 줄이기가 어렵다. 이는, 디자인 룰이 도 1의 고전압 소자 보다는 커야하기 때문이다.

또한, 드리프트 영역(5b)의 깊이는 도 1의 고전압 소자 보다 낮출 수 있지만, 적정 수준의 항복 전압을 유지하기 위해서는 여전히 깊은 접합을 형성해야 하므로 채널 깊이를 줄이는데 한계가 있고, 그래서, 고집적화가 어렵다.

게다가, 드리프트 저항은 오프세트 소오스/드레인 영역(6b)이 적용되는 것으로 인해 크며, 이로 인해, 흐르는 전류량이 상당히 작아 트랜지스터의 성능이 저하된다.

부가해서, 도 2의 고전압 소자는 도 1의 고전압 소자와 마찬가지로, 드리프트 영역(5b)의 라운딩 특성과 관련해서 그 접합 깊이를 줄이는데 한계가 있고, 그리고, 필드산화막이 로코스 공정에 따라 형성되는 것과 관련해서 채널 폭을 줄이는데 한계가 있음은 물론 필드 스탑 이온주입으로 인해 비용 측면에서 바람직하지 못하다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 접합 깊이를 낮추면서 채널 폭을 줄일 수 있는 고전압 소자의 제조방법을 제공함에 그 목적이 있다.

도 1 및 도 2는 종래 기술에 따른 고전압 소자들의 단면도.

도 3은 본 발명의 실시예에 따른 고전압 소자의 레이아웃도.

도 4a 내지 도 4f는 본 발명의 실시예에 따른 고전압 소자의 제조방법을 설명하기 위해 도 3의 A-A′선 및 B-B′선에 따라 절단하여 나타낸 공정별 단면도.

* 도면의 주요 부분에 대한 부호의 설명 *

31,45a : 소자분리막 32 : 액티브 영역

33,49 : 게이트 산화막 34,50 : 게이트 전극

35,47 : 드리프트 영역 36,52 : 소오스/드레인 영역

37 : 채널 영역 41 : 실리콘 기판

42 : 버퍼 산화막 43 : 고전압 웰

44 : 패드질화막 45 : 절연막

46 : 이온주입 마스크 48 : 마스크 패턴

51 : 스페이서 51a : 산화막

51b : 질화막 T1 : 제1트렌치

T2 : 제2트렌치

상기와 같은 목적을 달성하기 위하여, 본 발명은, 소자분리 영역 및 액티브 영역을 가지면서 표면 내에 고전압 웰을 구비한 반도체 기판을 제공하는 단계; 상기 기판의 소자분리 영역들 및 액티브 영역의 중심부에 제1트렌치들 및 제2트렌치를 형성하는 단계; 상기 제1 및 제2트렌치 내에 절연막을 매립시켜 기판의 소자분리 영역들 각각에 트렌치형의 소자분리막을 형성하는 단계; 상기 기판의 액티브 영역 내에 불순물을 이온주입하여 드리프트 영역을 형성하는 단계; 상기 제2트렌치 내에 매립된 절연막을 제거하는 단계; 상기 트렌치 표면을 포함한 기판의 전 영역 상에 게이트 산화막과 게이트 도전막을 차례로 형성하는 단계; 상기 게이트 도전막과 게이트 산화막을 패터닝하여 상기 트렌치 표면 및 이에 인접된 기판 표면 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극의 양측벽에 스페이서를 형성하는단계; 상기 스페이서를 포함한 게이트 전극 양측의 기판 표면에 소오스/드레인 영역을 형성하는 단계; 및 상기 게이트 전극 및 소오스/드레인 영역 표면에 실리사이드를 형성하는 단계를 포함하는 고전압 소자의 제조방법을 제공한다.

여기서, 상기 트렌치형의 소자분리막을 형성하는 단계는, 상기 기판 상에 산화막과 질화막을 차례로 형성하는 단계; 상기 기판의 소자분리 영역들 및 액티브 영역의 중심부를 노출시키도록 상기 질화막 및 산화막을 패터닝하는 단계; 상기 노출된 기판 영역들을 식각하여 상기 기판의 소자분리 영역 각각에 제1트렌치를 형성하고 기판의 액티브 영역 중심부에 제2트렌치를 형성하는 단계; 상기 제1 및 제2트렌치들을 매립하도록 기판 상에 절연막을 증착하는 단계; 상기 질화막 상에 소정 두께의 절연막이 잔류될 때까지 상기 절연막을 CMP하는 단계; 및 상기 질화막 상에 잔류된 절연막과 상기 질화막 및 산화막을 제거하는 단계를 포함한다.

또한, 상기 드리프트 영역을 형성하는 단계는, 상기 소자분리막들이 형성된 기판 상에 액티브 영역을 노출시키는 이온주입 마스크를 형성하는 단계; 상기 노출된 기판 영역 내에 불순물을 이온주입하는 단계; 상기 이온주입 마스크를 제거하는 단계; 및 상기 불순물이 이온주입된 기판 결과물을 어닐링하는 단계를 포함한다.

게다가, 상기 제2트렌치 내에 매립된 절연막을 제거하는 단계는, 상기 드리프트 영역이 형성된 기판 결과물 상에 상기 제2트렌치 내에 매립된 절연막을 노출시키도록 마스크 패턴을 형성하는 단계; 상기 노출된 절연막을 습식 식각으로 제거하는 단계; 상기 마스크 패턴을 제거하는 단계; 상기 습식 식각시에 발생된 기판 손상을 보상하도록 희생 산화 공정을 수행하는 단계; 및 상기 희생 산화 공정시에기판 표면에 형성된 산화막을 제거하는 단계를 포함한다.

본 발명에 따르면, 트렌치 채널을 형성하기 때문에 채널 폭은 줄일 수 있는 반면 실질적인 채널 길이를 증가시킬 수 있고, 아울러, 접합 깊이를 낮출 수 있다.

(실시예)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.

도 3은 본 발명의 실시예에 따른 고전압 소자의 레이아웃도로서, 여기서, 도면부호 31은 소자분리막, 32는 액티브 영역, 33은 게이트 산화막, 34는 게이트 전극, 35는 드리프트 영역, 36은 소오스/드레인 영역, 그리고, 37은 채널 영역을 각각 나타낸다.

본 발명의 고전압 소자는 액티브 영역 내에 적정 오프세트(off-set) 영역을 구비하며, 이에 따라, 완전 독립된 채널 영역(37)을 갖는다. 이는 소자분리막이 로코스 공정이 아닌 STI(Shallow Trench Isolation) 공정을 통해 형성되고, 매립된 절연막을 습식 식각해야 하는 것과 관련해서 감광막 패턴이 필드 영역과 떨어져서 형성됨으로써 트렌치 내에 매립된 절연막의 손실이 없기 때문이다.

또한, 도시되지는 않았으나, 본 발명의 고전압 소자는 드리프트 영역(35)의 깊이가 상기 채널 영역(37)의 폭 보다 작다. 이는 채널 가장자리에서의 유효 채널 길이를 중간 영역 보다 크게 해주어서 가장자리에서 펀치-스루가 일어나지 않도록 하기 위함이다.

도 4a 내지 도 4f는 본 발명의 실시예에 따른 고전압 소자의 제조방법을 설명하기 위해 도 3의 A-A′선 및 B-B′선에 따라 절단하여 나타낸 공정별 단면도로서, 이를 설명하면 다음과 같다.

도 4a를 참조하면, 반도체 기판(41) 상에 버퍼 산화막(42)을 형성한다. 그런다음, 웰-마스크를 이용한 이온주입 공정을 행하고, 그런다음, 어닐링을 행하여 상기 기판(41) 내에 P형 및 N형의 고전압 웰(43)을 형성한다.

도 4b를 참조하면, 버퍼 산화막(42) 상에 패드질화막(45)을 형성한다. 그런다음, 기판(41)의 소자분리 영역 및 액티브 영역 중심부를 노출시키도록 공지의 포토리소그라피 공정으로 상기 패드질화막(44)과 버퍼 산화막(42)을 패터닝하고, 이어, 노출된 기판 영역들을 식각하여 상기 기판(41)의 소자분리 영역들 및 액티브 영역 중심부 각각에 제1트렌치들(T1) 및 제2트렌치(T2)를 형성한다. 다음으로, 상기 제1 및 제2트렌치(T1, T2) 형성시의 식각 데미지를 제거하기 위해 희생 산화 공정을 수행한 상태에서, 상기 트렌치들(T1, T2)을 매립하도록 기판(41)의 전 영역 상에 절연막(45)을 증착하고, 이어, 상기 패드질화막(44) 상에 소정 두께가 잔류될 때까지 상기 절연막(45)을 CMP(Chemical Mechanical Polishing)하여 기판(41)의 소자분리 영역들 각각에 트렌치형의 소자분리막들(45a)을 형성한다. 이때, 액티브 영역에 형성시킨 제2트렌치(T2)는 상기 절연막(45)에 의해 매립된 상태가 된다. 그런다음, 산화 공정을 통해 상기 절연막(45)을 치밀화(dencification)시킨다.

도 4c를 참조하면, 패드질화막 상의 절연막을 식각 제거하고, 연이어, 패터닝된 패드질화막 및 버퍼 산화막을 제거한다. 그런다음, 상기 기판 결과물 상에 공지의 포토 공정에 따라 드리프트 영역 형성을 위한 이온주입 마스크(46)를 형성한다. 상기 이온주입 마스크(46)는 공정 마진을 고려해서 좌측 도면과 같이 액티브 영역에 인접한 소자분리막(45a)의 일부분을 노출시키도록 형성하며, 아울러, 우측 도면과 같이 제2트렌치(T2)에 매립된 절연막(45)의 양측 가장자리 부분을 가리도록 형성한다. 다음으로, 상기 이온주입 마스크(46)에 의해 가려지지 않은 기판 영역 내에 소정 불순물을 이온주입한다.

도 4d를 참조하면, 상기 이온주입 마스크를 제거한 후, 어닐링을 행하여 기판(41)의 액티브 영역 표면에 드리프트 영역(47)을 형성한다. 이때, 상기 드리프트 영역(47)은 소자분리막(45a)과 제2트렌치(T2) 사이의 기판 표면에 형성되며, 특히, 상기 제2트렌치(T2)의 저면과 유사한 깊이로 형성된다. 그런다음, 상기 기판 결과물 상에 제2트렌치(T2) 내에 매립된 절연막을 노출시키도록 공지의 포토 공정에 따라 마스크 패턴(48)을 형성하고, 이어서, 습식 식각을 통해 제2트렌치(T2) 내에 매립된 절연막을 제거한다. 그 다음, 상기 습식 식각시에 발생된 식각 데미지를 제거하기 위해 희생 산화 공정을 수행하고, 이어, 상기 희생 산화 공정에서 기판 표면에 형성된 희생 산화막을 제거한다.

도 4e를 참조하면, 마스크 패턴을 제거한 후, 제2트렌치(T2) 및 드리프트 영역(47)을 포함한 상기 기판 결과물 상에 게이트 산화막(49)을 형성한다. 이때, 상기 게이트 산화막(49)은 절연막의 증착 및 산화를 통해 균일한 두께를 갖도록 형성한다. 다음으로, 상기 게이트 산화막(49) 상에 게이트 도전막, 예컨데, 폴리실리콘막을 증착한 후, 상기 폴리실리콘막 내에 소정 불순물을 도핑하고, 이어, 공지의 포토리소그라피 공정에 따라 상기 폴리실리콘막 및 게이트 산화막을 식각하여 게이트 전극(50)을 형성한다. 그 다음, 상기 식각시에 발생된 식각 데미지를 제거하기 위해 희생 산화 공정을 행하고, 연이어, 상기 희생 산화 공정에서 형성된 희생 산화막을 제거한다.

도 4f를 참조하면, 상기 단계까지의 기판 결과물 상에 산화막(51a)과 질화막(51b)을 차례로 형성하고, 상기 질화막(51b)과 산화막(51a)을 블랭킷 식각하여 게이트 전극의 측벽에 스페이서(51)를 형성한다. 그런다음, 이온주입 마스크(도시안됨)을 이용한 불순물의 고농도 이온주입을 행하여 상기 스페이서를 포함한 게이트 전극(50) 양측의 기판 표면에 소오스/드레인 영역(52)을 형성하며, 이를 통해, 트렌치 채널(trenched channel)을 형성한다. 그리고나서, 비-살리사이드(Non-salicide) 공정에 따라 상기 게이트 전극(51) 및 소오스/드레인 영역(52)의 표면에 실리사이드(53)를 형성한다.

이후, 도시하지는 않았으나, 콘택 및 배선 공정을 포함한 일련의 후속 공정을 진행하여 본 발명에 따른 고전압 소자를 완성한다.

전술한 바와 같은 본 발명의 방법에 따르면, 채널이 트렌치 채널의 형태로 형성되기 때문에 채널 폭, 즉, 레이아웃 상의 채널 길이는 줄일 수 있는 반면 실제 채널 길이는 증가시킬 수 있으며, 또한, 실질적인 접합 깊이, 즉, 드리프트 영역의 깊이를 종래의 그것 보다 낮출 수 있다.

따라서, 본 발명의 고전압 소자는 얕은 접합 깊이를 구현할 수 있는 바, 항복 전압 및 펀치-스루 특성을 종래의 그것에 비해 현격하게 개선시킬 수 있다.

또한, 본 발명의 방법은 소자분리막을 로코스가 아닌 STI 공정을 통해 형성하므로, 필드산화막 형성에 따른 채널 폭의 감소를 방지할 수 있으며, 특히, 필드 스탑 이온주입을 수행할 필요가 없어서 공정 수 및 비용 증가도 근본적으로 방지할 수 있다.

이상에서와 같이, 본 발명은 고전압 소자의 채널을 트렌치 채널의 형태로 형성함으로써 상대적으로 얕은 접합을 구현할 수 있으며, 그래서, 펀치-스루 및 항복 전압 특성을 대폭 개선할 수 있고, 그래서, 고전압 소자의 안정적인 전기적 특성을 확보할 수 있다.

또한, 본 발명은 트렌치 채널의 구현을 통해 레이아웃 상에서의 채널 폭을 줄일 수 있는 바, 고집적화에 따른 스케일-다운(scale-down)에 매우 유리하게 적용할 수 있다.

기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (5)

1. 소자분리 영역 및 액티브 영역을 가지면서 표면 내에 고전압 웰을 구비한 반도체 기판을 제공하는 단계;

   상기 기판의 소자분리 영역들 및 액티브 영역의 중심부에 제1트렌치들 및 제2트렌치를 형성하는 단계;

   상기 제1 및 제2트렌치 내에 절연막을 매립시켜 기판의 소자분리 영역들 각각에 트렌치형의 소자분리막을 형성하는 단계;

   상기 기판의 액티브 영역 내에 불순물을 이온주입하여 드리프트(drift) 영역을 형성하는 단계;

   상기 제2트렌치 내에 매립된 절연막을 제거하는 단계;

   상기 트렌치 표면을 포함한 기판의 전 영역 상에 게이트 산화막과 게이트 도전막을 차례로 형성하는 단계;

   상기 게이트 도전막과 게이트 산화막을 패터닝하여 상기 트렌치 표면 및 이에 인접된 기판 표면 상에 게이트 전극을 형성하는 단계;

   상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계;

   상기 스페이서를 포함한 게이트 전극 양측의 기판 표면에 소오스/드레인 영역을 형성하는 단계; 및

   상기 게이트 전극 및 소오스/드레인 영역 표면에 실리사이드를 형성하는 단계를 포함하는 것을 특징으로 하는 고전압 소자의 제조방법.
2. 제 1 항에 있어서, 상기 트렌치형의 소자분리막을 형성하는 단계는

   상기 기판 상에 산화막과 질화막을 차례로 형성하는 단계;

   상기 기판의 소자분리 영역들 및 액티브 영역의 중심부를 노출시키도록 상기 질화막 및 산화막을 패터닝하는 단계;

   상기 노출된 기판 영역들을 식각하여 상기 기판의 소자분리 영역 각각에 제1트렌치를 형성하고 기판의 액티브 영역 중심부에 제2트렌치를 형성하는 단계;

   상기 제1 및 제2트렌치들을 매립하도록 기판 상에 절연막을 증착하는 단계;

   상기 질화막 상에 소정 두께의 절연막이 잔류될 때까지 상기 절연막을 CMP하는 단계; 및

   상기 질화막 상에 잔류된 절연막과 상기 질화막 및 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 고전압 소자의 제조방법.
3. 제 1 항에 있어서, 상기 드리프트 영역을 형성하는 단계는

   상기 소자분리막들이 형성된 기판 상에 액티브 영역을 노출시키는 이온주입 마스크를 형성하는 단계;

   상기 노출된 기판 영역 내에 불순물을 이온주입하는 단계;

   상기 이온주입 마스크를 제거하는 단계; 및

   상기 불순물이 이온주입된 기판 결과물을 어닐링하는 단계를 포함하는 것을 특징으로 하는 고전압 소자의 제조방법.
4. 제 1 항에 있어서, 상기 제2트렌치 내에 매립된 절연막을 제거하는 단계는,

   상기 드리프트 영역이 형성된 기판 결과물 상에 상기 제2트렌치 내에 매립된 절연막을 노출시키도록 마스크 패턴을 형성하는 단계;

   상기 노출된 절연막을 습식 식각으로 제거하는 단계;

   상기 마스크 패턴을 제거하는 단계;

   상기 습식 식각시에 발생된 기판 손상을 보상하도록 희생 산화 공정을 수행하는 단계; 및

   상기 희생 산화 공정시에 기판 표면에 형성된 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 고전압 소자의 제조방법.
5. 제 1 항에 있어서, 상기 스페이서는 산화막과 질화막의 적층막으로 형성하는 것을 특징으로 하는 고전압 소자의 제조방법.