KR20010045231A - 씨모스 소자의 구조 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 CMOS 소자에서 웰과 웰 사이의 소자 격리층을 트렌치/필드 산화 공정으로 형성하여 공정 마진을 확보하고 소비 전력을 줄이는데 적당하도록한 씨모스 소자의 구조 및 그의 제조 방법에 관한 것으로, 씨모스 소자의 구조는 반도체 기판내에 서로 이웃하여 형성되는 p형 웰과 n형 웰;상기 p형 웰과 n형 웰의 분리 영역에 반도체 기판의 표면내로 일정 깊이를 갖고 형성되는 트렌치를 매립하는 소자 분리 제 1 층 그리고 상기 소자 분리 제 1 층에 연속되어 트렌치보다 넓은 너비를 갖고 기판 표면에 형성되는 소자 분리 제 2 층으로 구성되는 소자 분리층;상기 p형 웰 영역상에 형성되는 게이트 전극 및 게이트 전극의 양측 기판내에 형성되는 소오스/드레인으로 이루어진 nMOS 트랜지스터;상기 n형 웰 영역상에 형성되는 게이트 전극 및 게이트 전극의 양측 기판에 형성되는 소오스/드레인으로 이루어진 pMOS 트랜지스터를 포함하여 구성된다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 CMOS 소자에서 웰과 웰 사이의 소자 격리층을 트렌치/필드 산화 공정으로 형성하여 공정 마진을 확보하고 소비 전력을 줄이는데 적당하도록한 씨모스 소자의 구조 및 그의 제조 방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래 기술의 씨모스 소자에 관하여 설명하면 다음과 같다.
도 1은 종래 기술의 씨모스 소자의 구조 단면도이다.
종래 기술의 씨모스 소자는 각각 다른 도전형의 웰을 형성한후에 각각 NMOS와 PMOS 트랜지스터를 동일 기판에 형성하는 것으로 인버터 구조의 씨모스 소자를 예로하여 설명하면 다음과 같다.
도 1에서와 같이, 인버터 구조의 씨모스 소자는 p형 반도체 기판(1)의 소자 격리 영역에 LOCOS 공정으로 형성되는 소자 격리층(2)과, 상기 소자 격리층(2)에 의해 격리되는 소정 영역에 형성되는 N형 웰 영역(3)과, 상기 소자 격리층(2)에 의해 격리되는 다른 영역에 형성되는 P형 웰 영역(4)과, 상기 N형 웰 영역(3)상에 형성된 pMOS 트랜지스터와 상기 P형 웰 영역(4)상에 형성된 nMOS 트랜지스터로 구성된다.
상기 pMOS 트랜지스터는 N형 웰 영역(3)상에 형성되는 게이트 산화막(5),게이트 전극(6)과, 게이트 전극(6)의 측면에 형성되는 게이트 측벽(7)과, 게이트 측벽(7)의 하측에 형성되는 저농도 p형 불순물 이온 주입 공정으로 형성된 LDD 영역 그리고 게이트 전극(6)의 양측 기판내에 형성되는 고농도 p형 불순물 영역으로 이루어진 소오스/드레인 영역(8a)(8b)으로 구성된다.
그리고 상기 nMOS 트랜지스터는 P형 웰 영역(4)상에 형성되는 게이트 산화막(9),게이트 전극(10)과, 게이트 전극(10)의 측면에 형성되는 게이트 측벽(11)과, 게이트 측벽(11)의 하측에 형성되는 저농도 n형 불순물 이온 주입 공정으로 형성된 LDD 영역 그리고 게이트 전극(10)의 양측 기판내에 형성되는 고농도 n형 불순물 영역으로 이루어진 소오스/드레인 영역(12a)(12b)으로 구성된다.
이와 같은 종래 기술의 씨모스 소자는 소자 격리 영역에 LOCOS 공정으로 형성된 소자 격리층(2)하측에 N형 웰 영역(3)과 nMOS 트랜지스터의 소오스/드레인 영역(12a)과의 이격 거리(ⓐ)가 확보되고, P형 웰 영역(4)과 pMOS 트랜지스터의 소오스/드레인 영역(8a)과의 이격 거리(ⓑ)가 확보된다.
그러나 이와 같은 종래 기술의 씨모스 소자는 다음과 같은 문제가 있다.
소자 격리층에 의해 확보된 N형 웰 영역과 nMOS 트랜지스터의 소오스/드레인 영역과의 이격 거리(ⓐ) 및 P형 웰 영역과 pMOS 트랜지스터의 소오스/드레인 영역과의 이격 거리(ⓑ)길이 변화에 따라 웰과 웰 영역간의 누설 전류 특성차가 크다.
또한, 이와 같은 누설 전류의 발생을 억제하기 위하여 소자 격리층의 너비를 크게 가져가는 경우 셀 영역에서의 공정 마진이 축소되어 소자의 고집적화가 어렵다.
본 발명은 이와 같은 종래 기술의 씨모스 소자의 문제를 해결하기 위하여 안출한 것으로, CMOS 소자에서 웰과 웰 사이의 소자 격리층을 트렌치/필드 산화 공정으로 형성하여 공정 마진을 확보하고 소비 전력을 줄이는데 적당하도록한 씨모스 소자의 구조 및 그의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래 기술의 씨모스 소자의 구조 단면도
도 2a내지 도 2e는 본 발명에 따른 씨모스 소자의 공정 단면도
도면의 주요 부분에 대한 부호의 설명
21. 반도체 기판 22. 소자 분리 제 1 층
23. 소자 분리 트렌치 24. 갭 필 산화막
25. 소자 분리 제 2 층 26. N웰 영역
27. P웰 영역 28.32. 게이트 산화막
29.33. 게이트 전극 30.34. 게이트 측벽
31a.31b.35a.35b. 소오스/드레인
이와 같은 목적을 달성하기 위한 본 발명에 따른 본 발명의 씨모스 소자의 구조는 반도체 기판내에 서로 이웃하여 형성되는 p형 웰과 n형 웰;상기 p형 웰과 n형 웰의 분리 영역에 반도체 기판의 표면내로 일정 깊이를 갖고 형성되는 트렌치를 매립하는 소자 분리 제 1 층 그리고 상기 소자 분리 제 1 층에 연속되어 트렌치보다 넓은 너비를 갖고 기판 표면에 형성되는 소자 분리 제 2 층으로 구성되는 소자 분리층;상기 p형 웰 영역상에 형성되는 게이트 전극 및 게이트 전극의 양측 기판내에 형성되는 소오스/드레인으로 이루어진 nMOS 트랜지스터;상기 n형 웰 영역상에 형성되는 게이트 전극 및 게이트 전극의 양측 기판에 형성되는 소오스/드레인으로 이루어진 pMOS 트랜지스터를 포함하여 구성되는 것을 특징으로 하고, 본 발명에 따른 씨모스 소자의 제조 방법은 반도체 기판의 소자 분리 영역에 LOCOS 공정으로 소자 분리 제 1 층을 형성하는 단계;상기 소자 분리 제 1 층 및 그 하측의 기판을 일정 깊이 식각하여 소자 분리 트렌치를 형성하는 단계;상기 소자 분리 트렌치를 포함하는 전면에 갭 필 산화막을 형성하고 에치백하여 소자 분리 제 2 층을 형성하는 단계;상기 소자 분리 제 1,2 층에 의해 분리된 각각의 영역에 P웰 영역 및 N웰 영역을 형성하는 단계;상기 P웰 영역 및 N웰 영역에 각각 nMOS 트랜지스터 및 pMOS 트랜지스터를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 씨모스 소자의 구조 및 그의 제조 방법에 관하여 상세히 설명하면 다음과 같다.
도 2a내지 도 2e는 본 발명에 따른 씨모스 소자의 공정 단면도이다.
본 발명에 따른 씨모스 소자는 반도체 기판(21)내에 서로 이웃하여 형성되는 N웰 영역(26),P웰 영역(27)과, 상기 N웰 영역(26),P웰 영역(27)을 분리하는 분리 영역에 형성되는 소자 분리 제 1 층(22),소자 분리 제 2 층(23)과, 상기 소자 분리 제 1 층(22),소자 분리 제 2 층(23)에 의해 분리되는 N웰 영역(26),P웰 영역(27)에 각각 형성되는 pMOS 트랜지스터와 nMOS 트랜지스터를 포함하여 구성된다.
상기 N웰 영역(26),P웰 영역(27)을 분리하기 위하여 소자 분리 영역에 형성되는 소자 분리 제 1 층(22)은 반도체 기판(21)의 표면내에 일정 깊이로 형성되는 소자 분리 트렌치를 매립하는 갭 필 산화막(24)으로 이루어진다.
그리고 상기 소자 분리 제 1 층(22)을 중심으로 그보다 더 넓은 너비를 갖고 반도체 기판(21)의 표면에 형성되어 소자 분리 제 1 층(22)에 연속되는 LOCOS 공정에 의한 소자 분리 제 2 층(25)이 구성된다.
상기 소자 분리 제 1,2 층(22)(25)에 의해 분리되는 각각의 N웰 영역(26),P웰 영역(27)에는 각각 pMOS 트랜지스터와 nMOS 트랜지스터가 형성된다.
이와 같은 구조를 갖는 본 발명에 따른 씨모스 소자의 제조 공정은 다음과 같이 진행된다.
먼저, 도 2a에서와 같이, p형 반도체 기판(21)의 소자 분리 영역에 LOCOS 공정으로 소자 분리 제 1 층(22)을 형성한다.
그리고 도 2b에서와 같이, 상기 소자 분리 영역에 형성된 소자 분리 제 1 층(22)의 중심에서 그보다 좁은 너비로 소자 분리 트렌치(23)를 형성한다.
소자 분리 트렌치(23)는 LOCOS 공정으로 형성된 소자 분리 제 1 층(22)을 관통하여 반도체 기판(21)의 일정 깊이까지 형성된다.
여기서, 소자 분리 트렌치(23)는 웰 분리 특성 및 소자 집적도를 고려하여 깊이 및 폭을 결정한다.
이어, 도 2c에서와 같이, 상기 소자 분리 트렌치(23)를 포함하는 전면에 갭 필 산화막(Gap fill oxide)(24)을 형성한다.
상기 갭 필 산화막(24)은 USG(Undoped Silicate Glass)를 사용하여 형성한다.
그리고 도 2d에서와 같이, 상기 갭 필 산화막(24)을 에치백하여 소자 분리 제 2 층(25)을 형성하고 각각의 영역에 p형 불순물 이온과 n형 불순물 이온을 주입하여 P웰 영역(27),N웰 영역(26)을 형성한다.
상기 갭 필 산화막(24)의 에치백은 상기 반도체 기판(21)의 표면이 노출되도록 진행한다.
여기서, 에치백 공정 대신에 CMP(Chemical Mechanical Polishing) 공정을 사용하는것도 가능하다.
CMP 공정을 사용하는 경우 소자 분리층을 충분히 평탄화 할 수 있으므로 활성 영역과 필드 영역간의 단차 문제를 해결할 수 있다.
이어, 도 2e에서와 같이, 상기 P웰 영역(27),N웰 영역(26)상에 게이트 산화막 및 게이트 형성용 물질층을 형성하고 선택적으로 패터닝하여 각각의 웰 영역상에 게이트 산화막(28)(32) 및 게이트 전극(29)(33)을 형성한다.
그리고 상기 P웰 영역(27)을 포토레지스트(도면에 도시하지 않음)로 마스킹하고 N웰 영역(26)에 저농도 p형 불순물 이온을 주입하여 LDD 영역을 형성한다.
그리고 상기 게이트 전극(29)의 측면에 게이트 측벽(30)을 형성하고 고농도 p형 불순물 이온을 주입하여 소오스/드레인(31a)(31b)영역을 형성한다.
이어, 상기 P웰 영역(27)상에 형성된 포토레지스트를 제거하고 다시 상기 N웰 영역(26)을 포토레지스트(도면에 도시하지 않음)로 마스킹하고 P웰 영역(27)에 저농도 n형 불순물 이온을 주입하여 LDD 영역을 형성한다.
그리고 상기 게이트 전극(33)의 측면에 게이트 측벽(34)을 형성하고 고농도 n형 불순물 이온을 주입하여 소오스/드레인(35a)(35b)영역을 형성한다.
이와 같은 본 발명에 따른 씨모스 소자의 구조 및 제조 방법은 웰과 웰간의 이격 거리가 충분히 확보되어 누설 전류 억제 특성이 향상된다.
즉, 도 2e에서 소자 격리층에 의해 확보된 N웰 영역(26)과 nMOS 트랜지스터의 소오스/드레인 영역(35a)과의 이격 거리(ⓐ') 및 P웰 영역(27)과 pMOS 트랜지스터의 소오스/드레인 영역(31b)과의 이격 거리(ⓑ') 길이가 평면상에서는 축소되었으나 실제의 거리는 확장되어 누설 전류 억제 특성이 향상된다.
이와 같은 본 발명에 따른 씨모스 소자의 구조 및 제조 방법은 다음과 같은 효과가 있다.
좁은 면적에서 웰 영역간의 이격 거리를 충분히 확보할 수 있으므로 누설 전류 특성을 높이는 효과가 있다.
또한, 소자 분리 트렌치를 형성하는 공정에서 깊이의 조절로 소자 분리층을 최적화하여 형성할 수 있으므로 래치 엎(Latch-up)을 효율적으로 방지 할 수 있다.
Claims (4)
- 반도체 기판내에 서로 이웃하여 형성되는 p형 웰과 n형 웰;상기 p형 웰과 n형 웰의 분리 영역에 반도체 기판의 표면내로 일정 깊이를 갖고 형성되는 트렌치를 매립하는 소자 분리 제 1 층 그리고 상기 소자 분리 제 1 층에 연속되어 트렌치보다 넓은 너비를 갖고 기판 표면에 형성되는 소자 분리 제 2 층으로 구성되는 소자 분리층;상기 p형 웰 영역상에 형성되는 게이트 전극 및 게이트 전극의 양측 기판내에 형성되는 소오스/드레인으로 이루어진 nMOS 트랜지스터;상기 n형 웰 영역상에 형성되는 게이트 전극 및 게이트 전극의 양측 기판에 형성되는 소오스/드레인으로 이루어진 pMOS 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 씨모스 소자의 구조.
- 반도체 기판의 소자 분리 영역에 LOCOS 공정으로 소자 분리 제 1 층을 형성하는 단계;상기 소자 분리 제 1 층 및 그 하측의 기판을 일정 깊이 식각하여 소자 분리 트렌치를 형성하는 단계;상기 소자 분리 트렌치를 포함하는 전면에 갭 필 산화막을 형성하고 에치백하여 소자 분리 제 2 층을 형성하는 단계;상기 소자 분리 제 1,2 층에 의해 분리된 각각의 영역에 P웰 영역 및 N웰 영역을 형성하는 단계;상기 P웰 영역 및 N웰 영역에 각각 nMOS 트랜지스터 및 pMOS 트랜지스터를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 씨모스 소자의 제조 방법.
- 제 2 항에 있어서, 갭 필 산화막을 USG를 사용하여 형성하는 것을 특징으로 하는 씨모스 소자의 제조 방법.
- 제 2 항에 있어서, 갭 필 산화막을 CMP(Chemical Mechanical Polishing) 공정으로 평탄화하여 소자 분리 제 2 층을 형성하는 것을 특징으로 하는 씨모스 소자의 제조 방법.
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