CN106257633A - 具有结泄漏减少的半导体结构 - Google Patents

具有结泄漏减少的半导体结构 Download PDF

Info

Publication number
CN106257633A
CN106257633A CN201610055864.2A CN201610055864A CN106257633A CN 106257633 A CN106257633 A CN 106257633A CN 201610055864 A CN201610055864 A CN 201610055864A CN 106257633 A CN106257633 A CN 106257633A
Authority
CN
China
Prior art keywords
well region
semiconductor substrate
conduction type
dti
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610055864.2A
Other languages
English (en)
Other versions
CN106257633B (zh
Inventor
方俊杰
黄建彰
温启元
吴健
吴明锜
郑容裕
陈世雄
黄为栋
叶玉隆
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN106257633A publication Critical patent/CN106257633A/zh
Application granted granted Critical
Publication of CN106257633B publication Critical patent/CN106257633B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H01L21/2652—Through-implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明实施例提供了一种半导体结构，其包括：半导体衬底、第一阱区、第二阱区、有源区、浅沟槽隔离件(STI)和至少一个深沟槽隔离件(DTI)。第一导电类型的第一阱区位于半导体衬底上。第二导电类型的第二阱区位于半导体衬底上并且邻近第一阱区。第二导电类型与第一导电类型不同。有源区位于第一阱区上。有源区的导电类型与第二阱区的第二导电类型相同。STI位于第一阱区和第二阱区之间。DTI位于STI下方。DTI设置在第一阱区的至少部分和第二阱区的至少部分之间。本发明实施例涉及具有结泄漏减少的半导体结构。

Description

具有结泄漏减少的半导体结构
技术领域
本发明实施例涉及具有结泄漏减少的半导体结构。
背景技术
随着通信技术和电子材料技术的发展，诸如移动器件和可穿戴式电子器件的通信器件在人类的日常生活中变得越来越重要。例如，物联网(loT)作为一种基础设施，其中，物体、动物或人被提供为具有独特的标识符和在网络上交换数据的能力。在loT应用中，可穿戴式器件具有可穿戴特性和尺寸小的优势。一种嵌入式闪存集成电路可以应用于这样的可穿戴器件，以最小化器件尺寸。然而，这样的嵌入式闪存集成电路可以产生不可忽略的泄漏电流，泄漏电流导致额外的功耗，并且因此缩短了可穿戴式器件的待机时间。如何在小和集中的集成电路中减少泄漏电流现在已经成为相关产业中的主要任务之一。
发明内容
根据本发明的一些实施例，提供了一种形成半导体结构的方法，包括：提供半导体衬底；通过蚀刻所述半导体衬底形成浅沟槽；形成覆盖所述浅沟槽的保护层；对所述保护层实施第一蚀刻工艺，直至通过所述保护层暴露出所述浅沟槽的底面的至少部分；对所述浅沟槽的底面的所述部分实施第二蚀刻工艺，从而在所述浅沟槽的底面下方形成至少一个深沟槽；去除保留在所述半导体衬底上和所述浅沟槽中的所述保护层；在所述深沟槽和所述浅沟槽内分别填充隔离氧化物以形成至少一个深沟槽隔离件(DTI)和浅沟槽隔离件(STI)；在所述半导体衬底上形成第一导电类型的第一阱区；在所述第一阱区上形成有源区；以及在所述半导体衬底上形成第二导电类型的第二阱区，并且所述第二阱区邻近所述第一阱区，其中，所述第二导电类型与所述第一导电类型不同，并且所述第二导电类型与所述有源区的导电类型相同；其中，所述第一阱区和所述第二阱区形成为使得所述DTI设置在所述第一阱区的至少部分和所述第二阱区的至少部分之间。
根据本发明的另一些实施例，提供了一种半导体结构，包括：半导体衬底；第一导电类型的第一阱区，位于所述半导体衬底上；第二导电类型的第二阱区，位于所述半导体衬底上并且邻近所述第一阱区，所述第二导电类型与所述第一导电类型不同；有源区，位于所述第一阱区上，其中，所述有源区的导电类型与所述第二阱区的第二导电类型相同；浅沟槽隔离件(STI)，位于所述第一阱区和所述第二阱区之间；以及至少一个深沟槽隔离件(DTI)，位于所述半导体衬底中的所述STI下方，其中，所述DTI设置在所述第一阱区的至少部分和所述第二阱区的至少部分之间。
根据本发明的又一些实施例，提供了一种半导体结构，包括：半导体衬底；第一导电类型的第一注入区，位于所述半导体衬底上；第二导电类型的第二注入区，位于所述半导体衬底上，所述第二导电类型与所述第一导电类型不同；第一源极/漏极电极，位于所述第一注入区中；第二源极/漏极电极，位于所述第二注入区中；栅电极，位于所述半导体衬底上和所述第一源极/漏极电极和所述第二源极/漏极电极之间；浅沟槽隔离件(STI)，位于所述第一源极/漏极电极和所述第二源极/漏极电极之间；以及至少一个深沟槽隔离件(DTI)，位于所述半导体衬底中的所述STI下方，其中，所述DTI设置在所述第一注入区的至少部分和所述第二注入区的至少部分之间。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的方面。应该强调的是，根据工业中的标准实践，各个部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意地增加或减少。
图1A至图1H是根据一些实施例的示出形成半导体器件的方法的中间阶段的示意性截面图。
图2A至图2B是根据另一实施例的示出形成半导体器件的深沟槽的方法的中间阶段的示意性截面图。
图3是根据各个实施例的形成半导体衬底的方法的流程图。
图4A至图4C是根据一些实施例的示出形成半导体器件的方法的中间阶段的示意性截面图。
图5示出了根据一些实施例的使用具有非零倾斜角的离子注入工艺的阱区的形成。
图6示出了根据一些实施例的使用离子注入工艺的阱区的形成。
图7是根据一些实施例的横向扩散金属氧化物半导体(LDMOS)的示意性截面图。
图8是根据各个实施例的形成半导体器件的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供的主题的不同特征的不同实施例或实例。下文中，将描述组件和布置的具体实例，以简化本发明。当然，这些仅仅是实例而不意为限制。例如，本发明可以在各个实例中重复参考标号和字符。这种重复是为了简化和清楚的目的，并且其本身并不表示所论述的实施例和/或结构之间的关系。如本文中使用的，术语“和/或”包括一个或多个相关列举的项目的任意或所有组合。
本文中使用的术语仅用于描述特定实施例，其不用于限制本文中所附权利要求。例如，除非另有限制，否则单数形式的术语“一”、“一个”或“该”也可以表示复数形式。
此外，诸如“第一”和“第二”的术语用于描述各个元件，但是这些术语仅用于将一个与另一元件区分。因此，在不背离所要求保护的主题的精神的情况下，第一元件也可以称为第二元件，并且其他元件通过类推导出。
本发明的实施例涉及提供一种具有深沟槽隔离(DTI)的半导体结构。在这样的半导体结构中，DTI形成在浅沟槽隔离(STI)下方并且基本上位于具有不同的导电类型的两个邻近的阱区之间。由于DTI，流过阱区的泄漏电流的路径被延长，从而使得泄漏电流减少。此外，由于锥角效应引起的离子注入工艺的倾斜变化可以忽略不计。对于诸如存储器集成电路、CMOS图像传感器、温度传感器等，本发明的半导体结构可能是有益的。例如，在存储器集成电路中使用本发明的半导体结构可以有助于降低功耗甚至提高读/写性能，因为过量的泄漏电流引起的读/写误差减少。
图1A至图1F，图1A至图1F示出了根据本发明的一些实施例的形成半导体器件100的方法的中间阶段的示意性截面图。在图1A中，提供半导体衬底102。在一些实施例中，半导体衬底102包括诸如硅、块状硅、锗或金刚石。在另一些实施例中，半导体衬底102可以包括化合物半导体，诸如碳化硅、硅锗、砷化镓、碳化镓、磷化镓、砷化铟和磷化铟，或者合金半导体，诸如锗硅、碳化硅锗、磷砷化镓和磷铟化镓。此外，半导体衬底102可以是块状衬底或绝缘体上硅(SOI)衬底。
在图1B中，在半导体衬底102上形成衬垫层104，和在衬垫层104上形成阻挡层106。衬垫层104包括诸如氧化硅，和阻挡层106包括诸如氮化硅。在一些实施例中，由诸如化学汽相沉积(CVD)工艺、热氧化工艺、或另一个合适的工艺的工艺形成衬垫层104，并且通过诸如CVD工艺、低压CVD(LPCVD)工艺、等离子体增强CVD(PECVD)工艺、或另一个合适的工艺的沉积工艺形成阻挡层106。
在图1C中，实施蚀刻工艺以蚀刻阻挡层106、衬垫层104和半导体衬底102。在蚀刻工艺中，使用图案化的光刻胶层(未示出)作为掩模，从而形成穿过衬垫层104、阻挡层106和半导体衬底102的部分的浅沟槽108。在一些实施例中，用于形成浅沟槽108的蚀刻工艺包括诸如各向异性蚀刻工艺、各向同性蚀刻工艺或另一种合适的蚀刻工艺。在蚀刻工艺后，剥离图案化的光刻胶层(未示出)。
在图1D中，在半导体衬底102、衬垫层104和阻挡层106上形成保护层110以覆盖浅沟槽108。保护层110可以包括诸如氧化硅、氮化硅、氮氧化硅、碳化硅、它们的组合等的材料。保护层110可以是硬掩模层，并可以是单层或多层结构。在一些实施例中，保护层110为两层结构，其包括氧化物层和位于氧化物层上的氮化物层。通过使用一个或多个沉积工艺形成保护层110，诸如CVD工艺、PECVD工艺、高密度等离子体(HDPCVD)工艺、物理汽相沉积(PVD)工艺、原子层沉积(ALD)工艺、热氧化工艺、它们的组合等。
在图1E中，对保护层110实施第一蚀刻工艺。实施第一蚀刻工艺直至该浅沟槽108的底面的至少一部分通过保护层110暴露。实施第一蚀刻工艺直至该浅沟槽108的底面的至少一部分通过保护层110暴露。第一蚀刻工艺可以包括诸如干蚀刻工艺、湿蚀刻工艺、等离子体蚀刻工艺、反应离子蚀刻(RIE)工艺、或另一个合适的蚀刻工艺。如图1E所示，暴露出浅沟槽108的底面的外围区域。在各个实施例中，根据各个需求，暴露区域可以位于浅沟槽108的底面的中心位置处或其他位置。在第一蚀刻工艺之后，然后对浅沟槽108的底面的该部分实施第二蚀刻工艺。剩余的保护层110作为光刻胶以保护浅沟槽108的其他部分免受蚀刻。第二蚀刻工艺可以包括诸如干蚀刻工艺、湿蚀刻工艺、RIE工艺或另一个合适的工艺。在第二蚀刻工艺之后，在浅沟槽108的底面下方形成深沟槽112。深沟槽112的形状、宽度和位置可以由保护层110的图案确定，并且深沟槽112的厚度可以由第二蚀刻工艺的持续时间来确定。在一些实施例中，深沟槽112形成为具有至少1000埃的厚度。
在图1F中，在形成深沟槽112后，去除剩余的保护层110。接下来，如图1G所示，去除阻挡层106和衬垫层104。施加于保护层110、阻挡层106和衬垫层104的去除工艺可以包括一个或多个蚀刻工艺，诸如湿蚀刻工艺、干蚀刻工艺、它们的组合或另一个合适的工艺。
结合图1G，如图1H所示，以隔离氧化物填充浅沟槽108和深沟槽112，从而分别形成STI 114和DTI 116。在一些实施例中，隔离氧化物包括诸如氧化硅、二氧化硅、碳掺杂的二氧化硅、氮掺杂的二氧化硅、锗掺杂的二氧化硅、磷掺杂的二氧化硅、它们的组合等的材料。在一些实施例中，通过诸如HDP CVD工艺、HARP、CVD工艺、SACVD工艺或其他合适的工艺沉积隔离氧化物。在一些实施例中，可以实施化学机械抛光(CMP)工艺以平坦化STI 114的上表面。
在一些实施例中，可以通过首先实施干蚀刻工艺和在干蚀刻工艺之后实施湿蚀刻工艺来形成半导体器件100的深沟槽。参考图2A至图2B，图2A至图2B是根据另一实施例示出形成半导体器件的深沟槽的方法的中间阶段的示意性截面图。在图2A中，对保护层110实施干蚀刻工艺。实施干蚀刻工艺直至该浅沟槽108的底面的至少一部分通过保护层110暴露。干蚀刻工艺可以包括等离子体蚀刻工艺、溅射蚀刻工艺、RIE工艺、或其他合适的工艺。实施干蚀刻工艺直至该浅沟槽108的底面的至少一部分通过保护层110暴露。如图2A所示，暴露出浅沟槽108的底面的外围区域。在各个实施例中，根据各个需求，暴露区域可以位于浅沟槽108的底面的中心位置处或其他位置。在干蚀刻工艺后，在浅沟槽108的底面下方形成深沟槽112’。然而，干蚀刻工艺可能会导致对半导体衬底102的损坏。例如，等离子体蚀刻工艺可能导致半导体衬底102中深沟槽112’的底面和侧面的晶体缺陷或位错。
接下来，如图2B所示，实施湿蚀刻工艺以加深深沟槽112’。湿蚀刻工艺可以是各向同性的或各向异性的。可以根据半导体衬底102的材料来选择用于蚀刻工艺的蚀刻剂。在湿蚀刻工艺后，从半导体衬底102去除具有缺陷(晶体缺陷和/或位错)的深沟槽112’的底面和侧面，从而提高了半导体器件100的产率。
注意，在图2B中示出的深沟槽112’仅用于说明的目的，并且并不意味着限制本发明的范围。深沟槽112’的形状、宽度和位置可以通过保护层110的图案来确定，而深沟槽112’的厚度可以通过湿蚀刻工艺的持续时间来确定。在一些实施例中，深沟槽112’形成为具有至少1000埃的厚度。在一些实施例中，STI 114与深沟槽112’的厚度比率为约0.5至约10。
结合图1A至图1H参考图3，图3是根据一些实施例的用于制造半导体器件100的方法200的流程图。方法200开始于操作202，其中提供半导体衬底102。在一些实施例中，半导体衬底102包括诸如硅、块状硅、锗或金刚石。在另一个实施例中，半导体衬底102可以包括化合物半导体，诸如碳化硅、硅锗、砷化镓、碳化镓、磷化镓、砷化铟和磷化铟，或者合金半导体，诸如锗硅、碳化硅锗、磷砷化镓和磷铟化镓。此外，半导体衬底102可以是块状衬底或SOI衬底。此外，在半导体衬底102上形成衬垫层104，和在衬垫层104上形成阻挡层106。在一些实施例中，衬垫层104包括诸如氧化硅，并且上通过诸如CVD工艺、热氧化工艺、或另一个合适的工艺形成的。阻挡层106包括诸如氮化硅，并且是通过诸如CVD工艺、LPCVD工艺，PECVD工艺，或另一合适的工艺形成的。
在操作204中，通过使用图案化的光刻胶层(未示出)作为掩模，实施蚀刻工艺以蚀刻阻挡层106、衬垫层104和半导体衬底102，从而形成穿过衬垫层104、阻挡层106和半导体衬底102的部分的浅沟槽108。在一些实施例中，用于形成浅沟槽108的蚀刻工艺包括诸如各向异性蚀刻工艺、各向同性蚀刻工艺或另一种合适的蚀刻工艺。在蚀刻工艺后，剥离图案化的光刻胶层(未示出)。
在操作206中，在半导体衬底102、衬垫层104和阻挡层106上形成保护层110以覆盖浅沟槽108。保护层110可以包括诸如氧化硅、氮化硅、氮氧化硅、碳化硅、它们的组合等的材料。保护层110可以是硬掩模层，并可以是单层或多层结构。在一些实施例中，保护层110为两层结构，其包括氧化物层和位于氧化物层上的氮化物层。通过使用一个或多个沉积工艺形成保护层110，诸如CVD工艺、PECVD工艺、HDPCVD工艺、PVD工艺、ALD工艺、热氧化工艺、它们的组合等。
在操作208中，对保护层110实施第一蚀刻工艺。实施第一蚀刻工艺直至该浅沟槽108的底面的至少一部分通过保护层110暴露。实施第一蚀刻工艺直至该浅沟槽108的底面的至少一部分通过保护层110暴露。第一蚀刻工艺可以包括诸如干蚀刻工艺、湿蚀刻工艺、等离子体蚀刻工艺、反应离子蚀刻工艺、或另一合适的蚀刻工艺。
在操作210中，然后对浅沟槽108的底面的该部分实施第二蚀刻工艺。在第一蚀刻工艺之后的剩余的保护层110用于保护浅沟槽108的其他部分在第二蚀刻工艺期间免受蚀刻。第二蚀刻工艺可以包括诸如干蚀刻工艺、湿蚀刻工艺、RIE工艺、或另一合适的蚀刻工艺。在第二蚀刻工艺之后，在浅沟槽108的底面下方形成深沟槽112，并且深沟槽112的形状、宽度和位置可以通过保护层110的图案来确定，而深沟槽112的厚度可以通过第二蚀刻工艺的持续时间来确定。在一些实施例中，深沟槽112形成为具有至少1000埃的厚度。
在操作212中，在形成深沟槽112后，去除剩余的保护层110、阻挡层106和衬垫层104。施加的去除工艺可以包括一个或多个蚀刻工艺，诸如湿蚀刻工艺、干蚀刻工艺、它们的组合或另一合适的工艺。
在操作214中，以隔离氧化物填充浅沟槽108和深沟槽112，从而分别形成STI 114和DTI 116。在一些实施例中，隔离氧化物包括诸如氧化硅、二氧化硅、碳掺杂的二氧化硅、氮掺杂的二氧化硅、锗掺杂的二氧化硅、磷掺杂的二氧化硅、它们的组合等的材料。在一些实施例中，实施诸如HDPCVD工艺、HARP、CVD工艺、SACVD工艺或其他合适的工艺的沉积工艺以将隔离氧化物填充至浅沟槽108和深沟槽112内。在一些实施例中，可以实施CMP工艺以平坦化STI 114的上表面。
参考图4A至图4C，图4A至图4C示出了根据本发明的一些实施例的形成半导体器件300的方法的中间阶段的示意性截面图。在图4A中，提供半导体衬底302、STI 304和DTI 306，并且阱区308形成在半导体衬底302上。半导体衬底302、STI 304和DTI 306可以分别是图1中示出的半导体衬底102、STI 114和DTI 116。半导体衬底302可以是P型或N型半导体衬底。阱区308的导电类型可以是P型或N型。例如，用于注入至阱区308内的掺杂剂可以包括用于P型阱区的硼，或者用于N型阱区的磷和/或砷。阱区308可以是具有例如在1013原子/cm2和1016原子/cm2之间的掺杂剂浓度的高压阱。阱区308可以通过诸如离子注入工艺、扩散工艺等的工艺形成。如图4A所示，在形成阱区308之后，DTI 306位于阱区308中。
在图4B中，在阱区308上形成有源区310。可以通过诸如离子注入工艺、扩散工艺、或另一合适的工艺的工艺形成有源区310。有源区310的导电类型与阱区308的导电类型不同。例如，有源区310是P型，而阱区308为N型。
在图4C中，在有源区310上形成光刻胶312，并且穿过STI 304实施离子注入工艺以在半导体衬底302上形成阱区314并且阱区314横向邻近阱区308。光刻胶312可以是正性光刻胶或负性光刻胶，光刻胶312用于保护有源区310免受随后的离子注入工艺的破坏。阱区314的导电类型与有源区310的导电类型相同，并且与阱区308的导电类型不同。例如，阱区314和有源区310是P型的，并且阱区308是N型的。在一些可选的实施例中，阱区314和有源区310为N型的，并且阱区308是P型的。如图4C所示，在形成阱区314后，DTI 306位于阱区308中并且靠近阱区308和314之间的边界。换句话说，DTI 306位于阱区314和阱区308的主体之间。从图4C可以看到，因为泄漏电流I泄漏不能穿过DTI 306，所以从阱区314向着有源区310的泄漏电流I泄漏的路径延长，从而可以减少泄漏电流I泄漏。
图4C示出了实施具有零度倾斜角的离子注入工艺。然而，离子注入工艺的倾斜角度可能会高达7度，以用于在晶圆的外围区域制造半导体衬底300。图5示出了根据一些实施例的使用具有非零倾斜角度的离子注入工艺形成阱区314。如图5所示，在离子注入工艺之后，形成阱区314，从而使得DTI 306位于阱区308和314之间的边界处。从图5可以看到，因为DTI306，所以从阱区314向着有源区310的泄漏电流I泄漏的路径延长，并且因此，可以以上文参考图4C描述的类型的方式降低泄漏电流I泄漏。
可选地，DTI 306可以位于阱区314中并且靠近阱区308和314之间的边界。这样的结构也有助于延长从阱区314向着有源区310的泄漏电流I泄 漏的路径，从而可以减小泄漏电流I泄漏。
图6示出了根据一些实施例的使用离子注入工艺的阱区的形成。图6中所示的DTI306’形成为对应于在图2B中示出的深沟槽112’。如图6所示，在离子注入工艺后，形成阱区314，从而使得DTI306’位于阱区308和314之间的边界处。从图6可以看出，因为DTI 306’，所以从阱区314向着有源区310的泄漏电流I泄漏的路径延长，并且因此，可以降低泄漏电流I泄漏。
本发明的半导体结构可以减少穿过阱区的泄漏电流。例如，具有这样的半导体结构的存储器集成电路(例如，闪存芯片)可以降低功耗，甚至减少读/写误差。因此，可以减少存储器集成电路的缺陷。应该指出的是，本发明的半导体结构也可以应用到其他类型的集成电路，诸如CMOS图像传感器、温度传感器等。
参考图7，图7是根据一些实施例的半导体结构400的示意性截面图。半导体结构400可以为横向扩散金属氧化物半导体(LDMOS)、垂直扩散金属氧化物半导体(VDMOS)等。在半导体结构400是N型LDMOS的情况下，在P型半导体衬底410上形成P型注入区412，和在半导体衬底410上并且邻近P型注入区412形成N型阱区414。N型注入区416形成在N型阱区414中。在衬底410、P型注入区412和N型阱区414上依次形成栅极电介质418和栅电极420。栅电极420可以是导电栅极结构，诸如多晶硅栅极结构、金属栅极结构或其他合适的栅电极。在栅极电介质418和栅电极420的侧壁上形成栅极间隔件422。在p型注入区412中形成STI424A，在N型阱区414和N型注入区416上形成STI 426A和428A，并且在STI 424A、426A和428A下方分别形成DTI 424B，426B和428B。STI 424A、426A和428A以及DTI 424B，426B和428B可以分别类似于图1H中的STI114和DTI 116。轻掺杂漏极(LDD)区430形成于P型注入区412中和栅极间隔件422下方。源极/漏极电极432形成在STI 424A和LDD区430之间，并且源极/漏极电极434形成在STI 426A和428A之间。
然而，在半导体结构400是P型LDMOS的情况下，在N型半导体衬底410上形成N型注入区412，和在衬底上并且邻近N型注入区412形成P型阱区414。P型注入区416形成在P型阱区414中。在N型半导体衬底410、N型注入区412和P型阱区414上依次形成栅极电介质418和栅电极420。在栅极电介质418和栅电极420的侧壁上形成栅极间隔件422。在N型注入区412中形成STI 424A，在P型阱区414和P型注入区416上形成STI 426A和428A，并且在STI 424A、426A和428A下方分别形成DTI424B，426B和428B。轻掺杂漏极(LDD)区430形成于N型注入区412中和栅极间隔件422下方。源极/漏极电极432形成在STI 424A和LDD区430之间，并且源极/漏极电极434形成在STI 426A和428A之间。
表1
表1中列出了具有DTI和不具有DTI的LDMOS结构的实验结果。具有DTI的LDMOS结构是图7中的半导体结构400。不具有DTI的结构类似于半导体结构400，除了不包括DTI之外。如在表1中所列，对于2.3μm的相同的STI宽度(图7中的STI 426A的宽度L)，具有DTI的LDMOS的击穿电压大于不具有DTI的LDMOS的击穿电压，并且具有DTI的LDMOS的漏极-源极导通状态电阻(Rdson)大于不具有DTI的LDMOS的漏极-源极导通状态电阻。因为DTI 426B，从源极/漏极电极434至源极/漏极电极432的电流路径延长，从而使得漏极-源极导通状态电阻相应增加。如果具有DTI的LDMOS的宽度从2.3μm缩小到1.5μm，则击穿电压从59.5V降低至55.8V，这仍大于不具有DTI的LDMOS的击穿电压，并且具有DTI的LDMOS的功耗从28.5降低到24.8，这变得低于不具有DTI的LDMOS的功耗。可以从以上看出，DTI有助于增加LDMOS的击穿电压和使LDMOS的STI宽度变窄，从而节省了LDMOS的尺寸。
结合图4A至图4C参考图8，图8是根据一些实施例的用于制造半导体器件的方法500的流程图。方法500开始于操作502，提供半导体衬底302、STI 304和DTI 306，以及在半导体衬底302上形成阱区308。半导体衬底302可以是P型或N型半导体衬底。阱区308具有第一导电类型，例如其可以是P型或N型。可以通过诸如离子注入工艺、扩散工艺等形成阱区308。在形成阱区308之后，DTI 306位于阱区308中。
在操作504中，在阱区308上形成有源区310。可以通过诸如离子注入工艺、扩散工艺、或另一个合适的工艺的工艺形成有源区310。有源区310的导电类型与阱区308的第一导电类型不同。例如，如果第一导电类型为N型，则有源区310的导电类型是P型。
在操作506中，在半导体衬底302上形成第二导电类型的阱区314，并且阱区314横向邻近阱区308。理想地，光刻胶310可以形成在有源区310上以保护有源区310免受随后工艺的破坏。接下来，实施离子注入工艺以形成阱区314。阱区314的第二导电类型与有源区域310的导电类型相同，并且与该阱区308的第一导电类型不同。例如，阱区314的第二导电类型和有源区域310的导电类型是P型，并且阱区308的第一导电类型是N型。如图4C所示，通过具有零倾斜角的离子注入工艺形成阱区314之后，DTI 306位于阱区308中和靠近阱区308和314之间的边界。换句话说，DTI 306位于阱区314和阱区308的主体之间。
在阱区314是由具有非零倾斜角的离子注入工艺形成的情况下，如图5所示，在形成阱区314之后，DTI 306位于阱区308和314之间的边界处。可选地，DTI 306可以位于阱区314中和靠近阱区308和314之间的边界。
根据一些实施例，本发明公开了另一种形成半导体结构的方法。在该方法中，提供半导体衬底。通过蚀刻半导体衬底形成浅沟槽。形成覆盖浅沟槽的保护层。对保护层实施第一蚀刻工艺，直至通过保护层暴露出浅沟槽的底面的至少部分。对浅沟槽的底面的部分实施第二蚀刻工艺，从而在浅沟槽的底面下方形成至少一个深沟槽。去除保留在半导体衬底上和浅沟槽中的保护层。在深沟槽和浅沟槽内分别填充隔离氧化物以形成至少一个DTI和STI。在半导体衬底上形成第一导电类型的第一阱区。在第一阱区上形成有源区。在半导体衬底上形成第二导电类型的第二阱区，并且第二阱区邻近第一阱区。第二导电类型与第一导电类型不同，并且第二导电类型与有源区的导电类型相同。第一阱区和第二阱区形成为使得DTI设置在第一阱区的至少部分和第二阱区的至少部分之间。
根据一些实施例，本发明公开了一种半导体结构。该半导体结构包括半导体衬底、位于半导体衬底上的第一导电类型的第一阱区、位于半导体衬底上的第二导电类型的第二阱区、位于第二阱区上的有源区、位于第一阱区和第二阱区之间的STI、位于半导体衬底中的STI下方的至少一个DTI。第二阱区邻近第一阱区。第二导电类型与第一导电类型不同。有源区的导电类型与第二阱区的第二导电类型相同。DTI设置在第一阱区的至少部分和第二阱区的至少部分之间。
根据一些实施例，本发明公开了一种半导体结构。该半导体结构包括半导体衬底、位于半导体衬底上的第一导电类型的第一注入区、位于半导体衬底上的第二导电类型的第二注入区、位于第一注入区中的第一源极/漏极电极、位于第二注入区中的第二源极/漏极电极、位于半导体衬底上和第一源极/漏极电极和第二源极/漏极之间的栅电极、位于第一源极/漏极电极和第二源极/漏极之间的STI和位于半导体衬底中的STI下方的至少一个DTI。第二导电类型与第一导电类型不同。DTI设置在第一注入区的至少部分和第二注入区的至少部分之间。
根据本发明的一些实施例，提供了一种形成半导体结构的方法，包括：提供半导体衬底；通过蚀刻所述半导体衬底形成浅沟槽；形成覆盖所述浅沟槽的保护层；对所述保护层实施第一蚀刻工艺，直至通过所述保护层暴露出所述浅沟槽的底面的至少部分；对所述浅沟槽的底面的所述部分实施第二蚀刻工艺，从而在所述浅沟槽的底面下方形成至少一个深沟槽；去除保留在所述半导体衬底上和所述浅沟槽中的所述保护层；在所述深沟槽和所述浅沟槽内分别填充隔离氧化物以形成至少一个深沟槽隔离件(DTI)和浅沟槽隔离件(STI)；在所述半导体衬底上形成第一导电类型的第一阱区；在所述第一阱区上形成有源区；以及在所述半导体衬底上形成第二导电类型的第二阱区，并且所述第二阱区邻近所述第一阱区，其中，所述第二导电类型与所述第一导电类型不同，并且所述第二导电类型与所述有源区的导电类型相同；其中，所述第一阱区和所述第二阱区形成为使得所述DTI设置在所述第一阱区的至少部分和所述第二阱区的至少部分之间。
在上述方法中，所述深沟槽形成为位于所述浅沟槽的底面的拐角区域处。
在上述方法中，所述第一阱区形成为使得所述DTI的至少部分位于所述第一阱区中。
在上述方法中，所述第一阱区和所述第二阱区形成为使得所述DTI的至少部分位于所述第一阱区和所述第二阱区之间的边界处。
在上述方法中，所述深沟槽形成为具有基本大于约1000埃的深度。
在上述方法中，所述第一蚀刻工艺包括干蚀刻工艺，和所述第二蚀刻工艺包括湿蚀刻工艺。
在上述方法中，所述第一阱区形成为N型阱区，和所述第二阱区形成为P型阱区。
在上述方法中，所述第一阱区形成为P型阱区，和所述第二阱区形成为N型阱区。
在上述方法中，所述半导体衬底是p型半导体衬底。
根据本发明的另一些实施例，提供了一种半导体结构，包括：半导体衬底；第一导电类型的第一阱区，位于所述半导体衬底上；第二导电类型的第二阱区，位于所述半导体衬底上并且邻近所述第一阱区，所述第二导电类型与所述第一导电类型不同；有源区，位于所述第一阱区上，其中，所述有源区的导电类型与所述第二阱区的第二导电类型相同；浅沟槽隔离件(STI)，位于所述第一阱区和所述第二阱区之间；以及至少一个深沟槽隔离件(DTI)，位于所述半导体衬底中的所述STI下方，其中，所述DTI设置在所述第一阱区的至少部分和所述第二阱区的至少部分之间。
在上述半导体结构中，所述DTI位于所述STI的底面的拐角区域处。
在上述半导体结构中，所述DTI的至少部分位于所述第一阱区中。
在上述半导体结构中，所述DTI的至少部分位于所述第一阱区和所述第二阱区之间的边界处。
在上述半导体结构中，所述DTI的深度基本大于约1000埃。
在上述半导体结构中，所述第一阱区为N型阱区，和所述第二阱区为P型阱区。
在上述半导体结构中，所述第一阱区为P型阱区，和所述第二阱区为N型阱区。
在上述半导体结构中，所述半导体衬底是p型半导体衬底。
根据本发明的又一些实施例，提供了一种半导体结构，包括：半导体衬底；第一导电类型的第一注入区，位于所述半导体衬底上；第二导电类型的第二注入区，位于所述半导体衬底上，所述第二导电类型与所述第一导电类型不同；第一源极/漏极电极，位于所述第一注入区中；第二源极/漏极电极，位于所述第二注入区中；栅电极，位于所述半导体衬底上和所述第一源极/漏极电极和所述第二源极/漏极电极之间；浅沟槽隔离件(STI)，位于所述第一源极/漏极电极和所述第二源极/漏极电极之间；以及至少一个深沟槽隔离件(DTI)，位于所述半导体衬底中的所述STI下方，其中，所述DTI设置在所述第一注入区的至少部分和所述第二注入区的至少部分之间。
在上述半导体结构中，所述DTI位于所述STI的底面的拐角区域处。
在上述半导体结构中，所述DTI的深度基本大于约1000埃。
上面概述了若干实施例的部件、使得本领域技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解、他们可以容易地使用本发明作为基础来设计或修改用于实现与在此所介绍实施例相同的目的和/或实现相同优点的其他处理和结构。本领域技术人员也应该意识到、这种等效构造并不背离本发明的精神和范围、并且在不背离本发明的精神和范围的情况下、可以进行多种变化、替换以及改变。

Claims (10)

1.一种形成半导体结构的方法，包括：
提供半导体衬底；
通过蚀刻所述半导体衬底形成浅沟槽；
形成覆盖所述浅沟槽的保护层；
对所述保护层实施第一蚀刻工艺，直至通过所述保护层暴露出所述浅沟槽的底面的至少部分；
对所述浅沟槽的底面的所述部分实施第二蚀刻工艺，从而在所述浅沟槽的底面下方形成至少一个深沟槽；
去除保留在所述半导体衬底上和所述浅沟槽中的所述保护层；
在所述深沟槽和所述浅沟槽内分别填充隔离氧化物以形成至少一个深沟槽隔离件(DTI)和浅沟槽隔离件(STI)；
在所述半导体衬底上形成第一导电类型的第一阱区；
在所述第一阱区上形成有源区；以及
在所述半导体衬底上形成第二导电类型的第二阱区，并且所述第二阱区邻近所述第一阱区，其中，所述第二导电类型与所述第一导电类型不同，并且所述第二导电类型与所述有源区的导电类型相同；
其中，所述第一阱区和所述第二阱区形成为使得所述DTI设置在所述第一阱区的至少部分和所述第二阱区的至少部分之间。
2.根据权利要求1所述的方法，其中，所述深沟槽形成为位于所述浅沟槽的底面的拐角区域处。
3.根据权利要求1所述的方法，其中，所述第一阱区形成为使得所述DTI的至少部分位于所述第一阱区中。
4.根据权利要求1所述的方法，其中，所述第一阱区和所述第二阱区形成为使得所述DTI的至少部分位于所述第一阱区和所述第二阱区之间的边界处。
5.根据权利要求1所述的方法，其中，所述深沟槽形成为具有基本大于约1000埃的深度。
6.根据权利要求1所述的方法，其中，所述第一蚀刻工艺包括干蚀刻工艺，和所述第二蚀刻工艺包括湿蚀刻工艺。
7.根据权利要求1所述的方法，其中，所述第一阱区形成为N型阱区，和所述第二阱区形成为P型阱区。
8.根据权利要求1所述的方法，其中，所述第一阱区形成为P型阱区，和所述第二阱区形成为N型阱区。
9.一种半导体结构，包括：
半导体衬底；
第一导电类型的第一阱区，位于所述半导体衬底上；
第二导电类型的第二阱区，位于所述半导体衬底上并且邻近所述第一阱区，所述第二导电类型与所述第一导电类型不同；
有源区，位于所述第一阱区上，其中，所述有源区的导电类型与所述第二阱区的第二导电类型相同；
浅沟槽隔离件(STI)，位于所述第一阱区和所述第二阱区之间；以及
至少一个深沟槽隔离件(DTI)，位于所述半导体衬底中的所述STI下方，其中，所述DTI设置在所述第一阱区的至少部分和所述第二阱区的至少部分之间。
10.一种半导体结构，包括：
半导体衬底；
第一导电类型的第一注入区，位于所述半导体衬底上；
第二导电类型的第二注入区，位于所述半导体衬底上，所述第二导电类型与所述第一导电类型不同；
第一源极/漏极电极，位于所述第一注入区中；
第二源极/漏极电极，位于所述第二注入区中；
栅电极，位于所述半导体衬底上和所述第一源极/漏极电极和所述第二源极/漏极电极之间；
浅沟槽隔离件(STI)，位于所述第一源极/漏极电极和所述第二源极/漏极电极之间；以及
至少一个深沟槽隔离件(DTI)，位于所述半导体衬底中的所述STI下方，其中，所述DTI设置在所述第一注入区的至少部分和所述第二注入区的至少部分之间。
CN201610055864.2A 2015-06-17 2016-01-27 具有结泄漏减少的半导体结构 Active CN106257633B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/742,550 US20160372360A1 (en) 2015-06-17 2015-06-17 Semiconductor structure with junction leakage reduction
US14/742,550 2015-06-17

Publications (2)

Publication Number Publication Date
CN106257633A true CN106257633A (zh) 2016-12-28
CN106257633B CN106257633B (zh) 2019-08-02

Family

ID=57467216

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610055864.2A Active CN106257633B (zh) 2015-06-17 2016-01-27 具有结泄漏减少的半导体结构

Country Status (4)

Country Link
US (2) US20160372360A1 (zh)
KR (1) KR101786202B1 (zh)
CN (1) CN106257633B (zh)
DE (1) DE102015110584B4 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111276532A (zh) * 2020-03-17 2020-06-12 合肥晶合集成电路有限公司 一种半导体器件及其制备方法
CN112970111A (zh) * 2018-10-12 2021-06-15 美光科技公司 包含在分接头的有源区域下方的阱边界的方法及设备

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107437563B (zh) * 2016-05-27 2020-03-10 中芯国际集成电路制造(上海)有限公司 Ldmos晶体管及其形成方法、以及esd器件及其形成方法
TWI624942B (zh) * 2016-10-11 2018-05-21 新唐科技股份有限公司 高壓半導體裝置
US10505020B2 (en) * 2016-10-13 2019-12-10 Avago Technologies International Sales Pte. Limited FinFET LDMOS devices with improved reliability
CN111834284B (zh) * 2019-04-17 2024-08-27 世界先进积体电路股份有限公司 半导体装置
US11239315B2 (en) * 2020-02-03 2022-02-01 Globalfoundries U.S. Inc. Dual trench isolation structures
US11990507B2 (en) * 2021-08-16 2024-05-21 United Microelectronics Corp. High voltage transistor structure

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010045231A (ko) * 1999-11-03 2001-06-05 박종섭 씨모스 소자의 구조 및 그의 제조 방법
US20040012068A1 (en) * 2000-10-23 2004-01-22 Hiroshi Iwata Semiconductor device and its production method
CN102237358A (zh) * 2010-04-21 2011-11-09 美格纳半导体有限公司 半导体器件及其制造方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4472240A (en) * 1981-08-21 1984-09-18 Tokyo Shibaura Denki Kabushiki Kaisha Method for manufacturing semiconductor device
US4578128A (en) * 1984-12-03 1986-03-25 Ncr Corporation Process for forming retrograde dopant distributions utilizing simultaneous outdiffusion of dopants
JPS62149153A (ja) * 1985-09-17 1987-07-03 Fujitsu Ltd 埋込型素子分離溝の構造とその形成方法
US5015594A (en) * 1988-10-24 1991-05-14 International Business Machines Corporation Process of making BiCMOS devices having closely spaced device regions
JP3419672B2 (ja) * 1997-12-19 2003-06-23 富士通株式会社 半導体装置及びその製造方法
KR19990058297A (ko) * 1997-12-30 1999-07-15 김규현 반도체 소자 분리를 위한 트랜치 구조 및 그 형성방법
US6140156A (en) * 1999-07-13 2000-10-31 United Microelectronics Corp. Fabrication method of isolation structure photodiode
US6207532B1 (en) * 1999-09-30 2001-03-27 Taiwan Semiconductor Manufacturing Company STI process for improving isolation for deep sub-micron application
FR2807567A1 (fr) * 2000-04-10 2001-10-12 St Microelectronics Sa Procede de realisation d'un transistor bipolaire
KR100377130B1 (ko) * 2000-11-22 2003-03-19 페어차일드코리아반도체 주식회사 반도체 소자 및 그 제조 방법
JP2002217282A (ja) * 2001-01-19 2002-08-02 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6583060B2 (en) * 2001-07-13 2003-06-24 Micron Technology, Inc. Dual depth trench isolation
DE10345346B4 (de) 2003-09-19 2010-09-16 Atmel Automotive Gmbh Verfahren zur Herstellung eines Halbleiterbauelements mit aktiven Bereichen, die durch Isolationsstrukturen voneinander getrennt sind
US7427795B2 (en) * 2004-06-30 2008-09-23 Texas Instruments Incorporated Drain-extended MOS transistors and methods for making the same
JP4947931B2 (ja) 2004-08-12 2012-06-06 ルネサスエレクトロニクス株式会社 半導体装置
KR101002551B1 (ko) * 2004-12-20 2010-12-17 주식회사 하이닉스반도체 기생 필드 트랜지스터에 의한 누설 전류를 감소시킬 수있는 반도체 소자
KR100702775B1 (ko) 2005-05-03 2007-04-03 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
DE102005046624B3 (de) * 2005-09-29 2007-03-22 Atmel Germany Gmbh Verfahren zur Herstellung einer Halbleiteranordnung
US7372104B2 (en) * 2005-12-12 2008-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage CMOS devices
US7276768B2 (en) * 2006-01-26 2007-10-02 International Business Machines Corporation Semiconductor structures for latch-up suppression and methods of forming such semiconductor structures
US20070194402A1 (en) * 2006-02-21 2007-08-23 Micron Technology, Inc. Shallow trench isolation structure
KR100922989B1 (ko) 2007-04-25 2009-10-22 주식회사 하이닉스반도체 플래시 메모리 소자 및 그것의 제조방법
US7781292B2 (en) * 2007-04-30 2010-08-24 International Business Machines Corporation High power device isolation and integration
US7898027B2 (en) * 2007-07-16 2011-03-01 United Microelectronics Corp. Metal-oxide-semiconductor device
US7723178B2 (en) * 2008-07-18 2010-05-25 International Business Machines Corporation Shallow and deep trench isolation structures in semiconductor integrated circuits
US8685831B2 (en) 2010-10-28 2014-04-01 Texas Instruments Incorporated Trenches with reduced silicon loss
US8536648B2 (en) * 2011-02-03 2013-09-17 Infineon Technologies Ag Drain extended field effect transistors and methods of formation thereof
US8686505B2 (en) * 2012-07-27 2014-04-01 Infineon Technologies Dresden Gmbh Lateral semiconductor device and manufacturing method therefor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010045231A (ko) * 1999-11-03 2001-06-05 박종섭 씨모스 소자의 구조 및 그의 제조 방법
US20040012068A1 (en) * 2000-10-23 2004-01-22 Hiroshi Iwata Semiconductor device and its production method
CN102237358A (zh) * 2010-04-21 2011-11-09 美格纳半导体有限公司 半导体器件及其制造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112970111A (zh) * 2018-10-12 2021-06-15 美光科技公司 包含在分接头的有源区域下方的阱边界的方法及设备
CN112970111B (zh) * 2018-10-12 2023-03-10 美光科技公司 包含在分接头的有源区域下方的阱边界的方法及设备
CN111276532A (zh) * 2020-03-17 2020-06-12 合肥晶合集成电路有限公司 一种半导体器件及其制备方法

Also Published As

Publication number Publication date
KR101786202B1 (ko) 2017-10-17
DE102015110584B4 (de) 2023-11-16
DE102015110584A1 (de) 2016-12-22
CN106257633B (zh) 2019-08-02
KR20160149125A (ko) 2016-12-27
US20220199459A1 (en) 2022-06-23
US20160372360A1 (en) 2016-12-22

Similar Documents

Publication Publication Date Title
CN106257633A (zh) 具有结泄漏减少的半导体结构
US11842931B2 (en) Semiconductor arrangement and method for manufacturing the same
US7915155B2 (en) Double trench for isolation of semiconductor devices
CN103515437B (zh) 用于场效应晶体管的结构和方法
JP7293293B2 (ja) 高電圧隔離のためのデュアルディープトレンチ
US9324859B2 (en) Semiconductor device and method of forming the same
TWI525821B (zh) Mosfet元件與其形成方法
US20080217653A1 (en) Method of Manufacturing a Semiconductor Device with an Isolation Region and a Device Manufactured by the Method
JP2010503209A (ja) ダイレクトトレンチポリシリコンコンタクトを備える横型トレンチｍｏｓｆｅｔおよびその形成方法
CN101346819B (zh) 具有凹陷场板的半导体器件及其制作方法
TW201138021A (en) Semiconductor device and method for fabricating the same
US10319827B2 (en) High voltage transistor using buried insulating layer as gate dielectric
CN105990374A (zh) 集成电路和用于制造在集成电路内的至少一个晶体管的方法
US6551937B2 (en) Process for device using partial SOI
US7374999B2 (en) Semiconductor device
CN102694007A (zh) 半导体结构及其制造方法
CN104347475A (zh) 具有沟槽隔离区的边缘终止结构
JP4579512B2 (ja) 半導体装置およびその製造方法
US7714382B2 (en) Trench gate semiconductor with NPN junctions beneath shallow trench isolation structures
KR100906557B1 (ko) 반도체소자 및 그 제조방법
JP2005045147A (ja) 半導体装置およびその製造方法
JP2007027175A (ja) 半導体装置及びその製造方法
KR100731092B1 (ko) 고전압 반도체소자 및 그 제조방법
KR101099564B1 (ko) 바이폴라 접합 트랜지스터 및 그의 제조방법
TWI550864B (zh) 溝槽型金屬－氧化物－半導體元件及其製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant