KR19990058297A - 반도체 소자 분리를 위한 트랜치 구조 및 그 형성방법 - Google Patents

Abstract

반도체 회로 제조시 각 소자를 분리하기 위한 트랜치 구조 및 그 형성 방법에 관한 것으로, 반도체 기판에 산화막과 질화막을 적층한 후 상기 질화막과 산화막을 사진 식각하여 소정 개수의 미세 패턴을 형성하고, 상기 질화막을 마스크로 하여 상기 소정 개수의 미세 패턴에 의해 드러난 상기 반도체 기판을 식각하여 소정 개수의 요홈을 형성하며, 상기 질화막과 산화막을 사진 식각하여 상기 소정 개수의 요홈을 포함하는 패턴을 형성하고, 상기 질화막을 마스크로 하여 상기 소정 개수의 요홈을 포함하는 패턴에 의해 드러난 상기 반도체 기판을 소정 깊이로 식각하여 트랜치를 형성하며, 상기 트랜치를 포함하는 상기 반도체 기판 전면에 절연막을 증착한 후 사진 식각하여 트랜치 절연막 패턴을 형성하고, 상기 트랜치 절연막 패턴을 연마하여 소자 분리를 위한 트랜치를 형성함으로써, 트랜치 형성 공간의 증대 없이 트랜치의 하부에 요홈을 형성하여 웰과 이웃하는 소스/드레인 사이의 표면적을 증대시킨다.

Description

반도체 소자 분리를 위한 트랜치 구조 및 그 형성 방법

본 발명은 반도체 회로 제조시 각 소자를 분리하기 위한 트랜치 구조 및 그 형성 방법에 관한 것이다.

일반적으로 반도체 소자 분리 방법으로 LOCOS(local oxidation of silicon)소자 분리가 이용되어 왔다.

LOCOS는 질화막을 마스크로 해서 실리콘 기판 자체를 열 산화시키기 때문에 공정이 간소해서 산화막의 소자 응력 문제가 적고, 생성되는 산화막질이 좋다는 큰 이점이 있다.

그러나 LOCOS 소자 분리 방법을 이용하면 소자 분리 영역이 차지하는 면적이 크기 때문에 미세화에 한계가 있을 뿐만 아니라 버즈 비크(bird's beak)가 발생한다.

이러한 것을 극복하기 위해 LOCOS를 대체하는 소자 분리 기술로서 트랜치 소자 분리가 있다.

트랜치 소자 분리에서는 실리콘 기판에 트랜치를 만들어 절연물을 집어넣기 때문에 소자 분리 영역이 차지하는 면적이 작아서 미세화에 유리한 것으로, 종래의 트랜치를 형성하는 일반적인 방법을 첨부된 도 3a ∼ 3e를 참조하여 설명하면 다음과 같다.

먼저, 도 3a와 같이 반도체 기판(1) 상에 패드 산화막(2)과 질화막(3)을 연달아 적층한 후 감광막(4)을 도포하고, 마스크를 이용하여 감광막(4)을 노광 현상한 다음 드러난 질화막(3) 및 패드 산화막(2)을 식각하여 제거한다. 그리고, 감광막(4)을 제거한 다음 드러난 질화막(3)을 마스크로 하여 드러난 반도체 기판(1)을 일정 깊이로 식각하여 도 3b와 같이 반도체 기판(1)의 소자 분리 영역을 트랜치(T1)로 형성한다.

이어, 도 3c와 같이 트랜치(T1)를 포함한 반도체 기판(1) 상부면에 절연막(5)을 두껍게 증착하여 트랜치(T1)를 메운다.

이후, 절연막(5)이 형성된 반도체 기판(1) 상에 감광막(6)을 도포한 후, 도 3d에서와 같이 감광막(6)을 노광 현상하여 트랜치(T1) 상부의 절연막(5) 위에 감광막(6) 패턴을 남긴 다음, 이를 마스크로 절연막(5)을 식각하여 트랜치(T1) 절연막(5) 패턴을 형성한다. 그리고, 도 3e에서와 같이 감광막(6)을 제거한 다음 트랜치(T1) 절연막(5) 패턴을 CMP(chemical mechanical polishing)를 이용하여 평탄화한 다음 질화막(3)과 패드 산화막(2)을 제거한다.

이후, 반도체 기판(1)을 세척하고, 절연막(5)이 메워진 트랜치(T1)에 의하여 소자 분리된 반도체 기판(1)의 소자 영역에 트랜지스터와 같은 반도체 소자를 일반적인 공정에 따라 형성하여 반도체 회로를 완성한다.

일 예로, 더블 웰 형태의 CMOS 트랜지스터를 형성할 경우에는 도 4에서와 같이 트랜치(T1)에 의해 소자 분리된 반도체 기판(1)의 각 소자 영역에 P 웰(7)과 N 웰(8)을 각각 형성한 뒤, P 웰(7) 영역에는 P 웰(7)과 반대 도전형을 갖는 소스/드레인 영역을 포함하는 N 채널 트랜지스터(9)를 형성하고, N 웰(8) 영역에는 N 웰(8)과 반대 도전형을 갖는 소스/드레인 영역을 포함하는 P 채널 트랜지스터(10)를 형성함으로써 CMOS 트랜지스터를 형성한다.

이러한 반도체 회로 형성에 있어서 CMOS 트랜지스터와 같이 서로 다른 극성의 이웃하고 있는 MOS 트랜지스터는 같은 극성의 MOS 트랜지스터에 비해 실질적으로 소자 분리막 즉, 트랜치 아래의 누설 전류가 발생할 가능성이 높고, 기생 트랜지스터의 형성에 대한 취약점으로 CMOS 트랜지스터에서의 서로 다른 웰은 이웃하고 있는 소스/드레인 사이에서 기생 전류와 그로 인한 기생 트랜지스터의 형성 및 래치 업의 발생을 일으키는 결함이 된다.

이들의 효과를 최소화하기 위해서는 웰과 이웃하는 소스/드레인 사이의 부분을 집중적으로 분리하여 결함 요소를 줄여야 한다. 즉, 분리막의 표면적을 증대하여 누설 전류를 최소화하고 기생 트랜지스터의 소스/드레인 사이의 거리를 최대로 하여 소자 분리 영역의 임계 전압을 증대시켜야 한다.

이렇게 하기 위하여 종래의 방법에 의해 소자 분리를 위한 트랜치를 형성할 경우에는 같은 극성의 MOS 트랜지스터에 비해 CMOS 트랜지스터와 같이 서로 다른 극성의 MOS 트랜지스터를 형성시 트랜치 형성을 위한 공간이 증대하여 소자의 집적도를 저하시키게 된다.

또한, 종래의 방법에 따라 소자 분리를 위한 트랜치를 형성할 경우 트랜치 매입을 위한 절연막이 두껍게 증착되므로, 이후 CMP 공정에서의 평탄화에 어려움이 있을 뿐만 아니라 높은 응력의 발생으로 인해 반도체 기판의 결함을 유발하며, 공정 시간도 증가되는 문제점이 있다.

본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, 그 목적은 기생 트랜지스터의 형성 및 래치 업 발생을 억제함과 동시에 소자의 집적도를 향상시킬 수 있는 트랜치의 구조 및 그 형성 방법을 제공하는 데 있다.

또한, 본 발명의 목적은 트랜치 절연막을 얇게 증착할 수 있도록 하여 CMP 공정에서의 평탄화를 용이하게 할 수 있도록 할뿐만 아니라 낮은 응력에 의해 반도체 기판의 결함을 방지하며, 공정 시간도 단축할 수 있도록 하는 트랜치의 구조 및 그 형성 방법을 제공하는 데 있다.

도 1a ∼ 도 1g는 본 발명의 일 실시예에 따라 반도체 소자 분리를 위한 트랜치를 형성하는 과정을 도시한 공정 순서도이고,

도 2는 본 발명에 따라 형성된 트랜치에 의해 소자 분리된 반도체 기판에 CMOS 트랜지스터를 형성한 것을 도시한 단면도이고,

도 3a ∼ 도 3e는 종래의 방법에 따라 반도체 소자 분리를 위한 트랜치를 형성하는 과정을 도시한 공정 순서도이고,

도 4는 종래의 방법에 따라 형성된 트랜치에 의해 소자 분리된 반도체 기판에 CMOS 트랜지스터를 형성한 것을 도시한 단면도이다.

상기와 같은 목적을 달성하기 위하여, 본 발명은 반도체 소자 분리를 위한 트랜치의 하부에 소정 개수의 요홈을 형성하여 소자 분리막인 트랜치의 표면적을 증대한다.

또한, 본 발명은 반도체 기판에 산화막과 질화막을 적층한 후 상기 질화막과 산화막을 사진 식각하여 소정 개수의 미세 패턴을 형성하고, 상기 질화막을 마스크로 하여 상기 소정 개수의 미세 패턴에 의해 드러난 상기 반도체 기판을 식각하여 소정 개수의 요홈을 형성하며, 상기 질화막과 산화막을 사진 식각하여 상기 소정 개수의 요홈을 포함하는 패턴을 형성한 후 상기 질화막을 마스크로 하여 상기 소정 개수의 요홈을 포함하는 패턴에 의해 드러난 상기 반도체 기판을 소정 깊이로 식각하여 트랜치를 형성하며, 상기 트랜치를 포함하는 상기 반도체 기판 전면에 절연막을 증착한 후 사진 식각하여 트랜치 절연막 패턴을 형성하고, 상기 트랜치 절연막 패턴을 연마하여 소자 분리를 위한 트랜치를 형성한다.

이하, 첨부된 도면을 참조로 하여 본 발명에 따른 바람직한 일 실시예를 설명하면 다음과 같다.

도 1g는 본 발명의 일 실시예에 따라 형성된 반도체 소자 분리를 위한 트랜치를 도시한 단면도로서, 반도체 기판(11) 상의 소자 분리 영역에 소정 깊이로 식각된 트랜치(T)가 형성되어 있으며, 트랜치(T)의 하부에는 2개의 요홈(S)이 형성되어 있다. 그리고, 트랜치(T)의 내부는 절연막(15)이 매입되어 있다.

상기와 같은 구조를 가진 트랜치(T)를 형성하는 과정을 첨부된 도 1a ∼ 도 1g를 참조로 하여 상세히 설명하면 다음과 같다.

먼저, 반도체 기판(11) 상에 패드 산화막(12)과 질화막(13)을 연달아 적층한 후 감광막(14)을 도포하고, 마스크를 이용하여 감광막(14)을 노광 현상한 다음 도 1a에서와 같이 두 개의 미세 패턴을 형성한다. 그리고, 도 1b에서와 같이 드러난 질화막(13) 및 패드 산화막(12)을 식각하여 제거하고, 감광막(14)을 제거한 다음 드러난 질화막(13)을 마스크로 하여 드러난 반도체 기판(11)을 얇은 깊이로 식각하여 2개의 요홈(S)을 형성한다.

이후, 도 1c에서와 같이 다시 감광막(15)을 도포하고, 마스크를 이용하여 감광막(15)을 노광 현상한 다음 2개의 요홈(S)을 포함하는 트랜치 영역을 형성하기 위한 감광막 패턴을 형성한다. 그리고, 드러난 질화막(13) 및 패드 산화막(12)을 식각하여 제거한다. 이후, 감광막(15)을 제거한 다음 드러난 질화막(13)을 마스크로 하여 2개의 요홈(S)을 포함하는 트랜치 영역의 반도체 기판(11)을 소정 깊이로 식각하여 도 1d에서와 같이 소자 분리를 위한 트랜치(T)를 형성한다. 그러면, 트랜치(T)의 하부에는 도 1b에서 형성한 것과 같은 2개의 요홈(S)이 형성된다.

이어, 도 1e에서와 같이 트랜치(T)를 포함한 반도체 기판(11) 상부면에 절연막(16)을 증착하여 트랜치(T)를 메운다. 이때 절연막(16)의 두께는 트랜치(T)의 하부에 형성된 2개의 요홈(S)에 의해 종래와 같이 두껍게 증착하지 않아도 된다.

이후, 절연막(16)이 형성된 반도체 기판(11) 상에 감광막(17)을 도포한 후, 도 1f에서와 같이 감광막(17)을 노광 현상하여 트랜치(T) 상부의 절연막(16) 위에 감광막(17) 패턴을 남긴 다음, 이를 마스크로 절연막(16)을 식각하여 트랜치(T) 절연막(16) 패턴을 형성한다. 그리고, 감광막(17)을 제거한 다음 트랜치(T) 절연막(16) 패턴을 CMP(chemical mechanical polishing)를 이용하여 평탄화한 다음 질화막(13)과 패드 산화막(12)을 제거하여 도 1g에서와 같이 소자 분리를 위한 트랜치(T)를 형성한다.

이후, 반도체 기판(11)을 세척하고, 절연막(16)이 메워진 트랜치(T)에 의하여 소자 분리된 반도체 기판(11)의 소자 영역에 트랜지스터와 같은 반도체 소자를 일반적인 공정에 따라 형성하여 반도체 회로를 완성한다.

일 예로, 더블 웰 형태의 CMOS 트랜지스터를 형성할 경우에는 도 2에서와 같이 하부에 2개의 요홈(S)이 형성된 트랜치(T)에 의해 소자 분리된 반도체 기판(11)의 각 소자 영역에 P 웰(18)과 N 웰(19)을 각각 형성한 뒤, P 웰(18) 영역에는 P 웰(18)과 반대 도전형을 갖는 소스/드레인 영역을 포함하는 N 채널 트랜지스터(20)를 형성하고, N 웰(19) 영역에는 N 웰(19)과 반대 도전형을 갖는 소스/드레인 영역을 포함하는 P 채널 트랜지스터(21)를 형성함으로써 CMOS 트랜지스터를 형성한다.

이와 같이 본 발명은 트랜치 형성 공간의 증대 없이 트랜치의 하부에 요홈을 형성하여 웰과 이웃하는 소스/드레인 사이의 표면적을 증대시킴으로써 누설 전류를 최소화하여 기생 트랜지스터의 형성 및 래치 업 발생을 억제함과 동시에 소자의 집적도를 향상시킬 수 있으며, 트랜치 하부의 요홈에 의해 트랜치 절연막을 얇게 증착할 수 있기 때문에 CMP 공정에서의 평탄화를 용이하게 할 수 있을 뿐만 아니라 낮은 응력에 의해 반도체 기판의 결함을 방지하며, 공정 시간도 단축할 수 있다.

Claims (2)

1. 반도체 기판의 소자 분리 영역에 절연막이 매입되어 반도체 소자를 분리하는 트랜치에 있어서, 상기 트랜치의 하부에 소정 개수의 요홈이 형성된 것을 특징으로 하는 반도체 소자 분리를 위한 트랜치.
2. 반도체 기판에 산화막과 질화막을 적층한 후 상기 질화막과 산화막을 사진 식각하여 소정 개수의 미세 패턴을 형성하는 단계와;

   상기 질화막을 마스크로 하여 상기 소정 개수의 미세 패턴에 의해 드러난 상기 반도체 기판을 식각하여 소정 개수의 요홈을 형성하는 단계와;

   상기 질화막과 산화막을 사진 식각하여 상기 소정 개수의 요홈을 포함하는 패턴을 형성하는 단계와;

   상기 질화막을 마스크로 하여 상기 소정 개수의 요홈을 포함하는 패턴에 의해 드러난 상기 반도체 기판을 소정 깊이로 식각하여 트랜치를 형성하는 단계와;

   상기 트랜치를 포함하는 상기 반도체 기판 전면에 절연막을 증착한 후 사진 식각하여 트랜치 절연막 패턴을 형성하는 단계와;

   상기 트랜치 절연막 패턴을 연마하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자 분리를 위한 트랜치 형성 방법.