KR101061173B1 - 반도체 소자의 소자분리막 및 그의 형성방법 - Google Patents

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Abstract

반도체 소자의 소자분리막 및 그의 형성방법이 개시되어 있다. 반도체 소자의 소자분리막은, 엔모스 지역 및 피모스 지역에 소자분리용 트렌치가 형성된 반도체 기판과, 엔모스 지역의 소자분리용 트렌치 내에 제1 두께로 형성되고, 피모스 지역의 소자분리용 트렌치 내에 제1 두께보다 낮은 제2 두께로 형성된 제1 절연막 패턴과, 엔모스 및 피모스 지역들의 소자분리용 트렌치 내에 각각 채워진 제2 절연막 패턴을 포함한다. 이로써, 본 발명에 따른, 반도체 소자의 소자분리막 형성방법을 개선하여 피모스 지역의 제1 절연막 패턴의 인장 응력(Tensile stress)을 조절할 수 있어, 효과적으로 정공(Hole)의 이동도를 증가시킬 수 있다. 그 결과, 피모스 지역의 커런트(Current)를 증가시켜 반도체 소자의 특성을 향상시킬 수 있는 효과가 있다.

Description

반도체 소자의 소자분리막 및 그의 형성방법{Isolation layer of semiconductor device and method for forming of the same}
본 발명은 반도체 소자의 소자분리막 및 그의 형성방법에 관한 것이다.
반도체 기술의 진보와 더불어 반도체 소자가 고집적화됨에 따라 소자분리막의 크기가 줄어들고 있어 상기 소자분리막을 형성하기 위한 절연막의 형성시 매립 능력이 우수한 공정 방법에 대한 요구가 증가하고 있으며, 소자분리막을 형성하기 위한 매립 방법으로 SOD(Spin On Dielectric) 공정 등이 사용되고 있다.
그러나, 상기 절연물질을 스핀 코팅(Spin coating)하여 형성하는 상기 SOD 공정의 경우, 무제한적인 매립 능력을 가지고 있으나, 상기 SOD 공정으로 형성된 산화막은 빠른 식각 속도에 의하여 EFH(Effective Field Oxide Height) 등을 조절하기 힘들어 반도체 소자의 제조 공정 측면에서 많은 문제점을 내포하고 있다.
이에 따라, 반도체 소자의 소자분리막은 상기 SOD 공정으로 형성된 산화막을 소자분리막의 하부층으로 사용하고, 상기 SOD 공정으로 형성된 산화막의 상부에 HDP-CVD(High Density Plasma-Chemical Vapor Deposition) 공정으로 형성된 산화막을 형성하는 다층 구조를 채택하고 있다.
그러나, 상기 SOD 공정으로 형성된 산화막은 인장 응력(Tensile stress)을 가지기 때문에 셀(Cell)을 포함한 상기 엔모스(NMOS) 지역에서는 상기 인장 응력에 의하여 전자(Electron)의 이동도(Mobility)를 증가시킬 수 있어 커런트(Current) 특성이 향상되기 때문에 큰 문제가 없으나, 상기 피모스(PMOS) 지역에서는 상기 인장 응력에 의하여 정공(Hole)의 이동도를 감소시키기 때문에, 이로 인해, 커런트 특성이 열화하게 된다.
본 발명은 피모스(PMOS) 영역에서의 인장 응력(Tensile)을 조절하여 정공(Hole)의 이동도(Mobility)를 증가시킬 수 있는 반도체 소자의 소자분리막 및 그의 형성방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 소자의 소자분리막은, 엔모스 지역 및 피모스 지역에 소자분리용 트렌치가 형성된 반도체 기판과, 상기 엔모스 지역의 소자분리용 트렌치 내에 제1 두께로 형성되고, 상기 피모스 지역의 소자분리용 트렌치 내에 상기 제1 두께보다 낮은 제2 두께로 형성된 제1 절연막 패턴과, 상기 엔모스 및 피모스 지역들의 소자분리용 트렌치 내에 각각 채워진 제2 절연막 패턴을 포함한다.
여기서, 상기 제1 절연막 패턴은 SOD(Spin-On Dielectric) 공정으로 형성한다.
상기 제2 절연막 패턴은 HDP-CVD(High Density Plasma-Chemical Vapor Deposition) 공정으로 형성한다.
또한, 본 발명의 다른 실시예에 따른 반도체 소자의 소자분리막 형성방법은, 반도체 기판의 엔모스 및 피모스 지역들에 소자분리용 트렌치를 형성하는 단계와, 상기 각 소자분리용 트렌치를 매립하는 제1 예비 절연막을 형성하는 단계와, 상기 피모스 지역에 포함된 상기 소자분리용 트렌치를 매립하는 상기 제1 예비 절연막을 일부 식각하여 제1 절연막 패턴을 형성하는 단계와, 상기 엔모스 및 피모스 지역들에 포함된 상기 각 소자분리용 트렌치 내에 제2 절연막 패턴을 형성하는 단계를 포함한다.
여기서, 상기 소자분리용 트렌치를 형성하는 단계는, 상기 반도체 기판 상에 소자분리 영역을 노출시키는 하드마스크를 형성하는 단계와, 상기 하드마스크를 식각마스크로 이용하여 상기 노출된 반도체 기판을 식각하는 단계를 포함한다.
상기 제1 예비 절연막을 형성하는 단계는, 상기 소자분리용 트렌치를 매립하는 제1 절연막을 형성하는 단계와, 상기 하드마스크가 노출될 때까지 상기 제1 절연막을 연마하는 단계를 포함한다.
상기 제1 절연막은 SOD(Spin-On Dielectric) 공정으로 형성한다.
상기 제1 절연막 패턴을 형성하는 단계는, 상기 엔모스 지역에 포함된 상기 소자분리용 트렌치의 상기 제1 예비 절연막을 덮는 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴을 식각마스크로 이용하여 상기 반도체 기판의 높이까지 상기 피모스 지역에 포함된 상기 소자분리용 트렌치의 상기 제1 예비 절연막을 1차 식각하는 단계와, 상기 마스크 패턴을 제거하는 단계를 포함한다.
상기 제1 절연막 패턴을 형성하는 단계 후, 상기 엔모스 지역 및 피모스 지역에 포함된 상기 소자분리용 트렌치 내에 각각 형성된 상기 제1 예비 절연막을 2차 식각하는 단계를 포함한다.
상기 1차 식각 및 상기 2차 식각은 습식 에천트를 사용하여 수행한다.
상기 습식 에천트는 HF용액 또는 NH4F 및 HF를 포함하는 BOE용액(Buffered oxide etchant) 중 어느 하나의 세정용액을 포함한다.
상기 제2 절연막 패턴은 HDP-CVD(High Density Plasma-Chemical Vapor Deposition) 공정으로 형성한다.
본 발명은 엔모스(NMOS) 지역 및 피모스(PMOS) 지역에 포함된 소자분리용 트렌치 내에 형성되는 제1 절연막 패턴을 엔모스 지역으로 이루어진 셀 영역을 포함하는 엔모스 지역에서는 두꺼운 두께로 형성하고, 피모스 지역에서는 얇은 두께로 형성한다.
이렇게 하면, 인장 응력(Tensile stress)을 조절할 수 있기 때문에, 그 결과, 상기 엔모스 지역에서는 전자(Electron)의 이동도(Mobility)를 증가시켜 전류(Current) 특성을 향상시킬 수 있고, 상기 피모스 지역에서는 정공(Hole)의 이동도가 감소되는 것을 최소화시켜 전류 특성 열화를 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은 엔모스(NMOS) 및 피모스(PMOS) 지역으로 구획된 반도체 기판의 소자분리 영역을 식각하여 트렌치를 형성한 후, 상기 트렌치 상에 제1 절연막 패턴을 형성한다. 그리고 나서, 상기 피모스 지역의 제1 절연막 패턴을 일부 식각하여 상기 엔모스 지역의 제1 절연막 패턴보다 상대적으로 낮은 두께를 갖도록 한다.
이렇게 하면, 상기 피모스 지역의 제1 절연막 패턴의 양을 감소시키는 방법으로 상기 제1 절연막 패턴 내의 인장 응력(Tensile stress)을 조절하여 소자의 전류(Current) 특성을 극대화시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 소자분리막을 설명하기 위한 단면도이다.
도시된 바와 같이, 엔모스(N) 지역 및 피모스(P) 지역에는 소자분리용 트렌치들(T1, T2)이 형성된 반도체 기판(100)이 형성되고, 상기 엔모스(N) 지역의 소자분리용 트렌치(T1) 내에는 제1 두께를 갖는 제1 절연막 패턴(109a)이 형성되고, 상기 피모스(P) 지역의 소자분리용 트렌치(T2) 내에는 상기 제1 두께보다 낮은 제2 두께를 갖는 제1 절연막 패턴(110b)이 형성된다.
계속해서, 상기 엔모스(N) 및 피모스(P) 지역들의 소자분리용 트렌치들(T1, T2) 내에는 제2 절연막 패턴(114a, 114b)들로 채워져, 상기 엔모스(N) 및 피모스(P) 지역들 각각에 소자분리막(116a, 116b)이 형성된다.
전술한 본 발명의 소자분리막(116a, 116b)은, 상기 피모스(P) 지역의 소자분리용 트렌치(T2) 내에 형성되는 제1 절연막 패턴(110b)을 상기 엔모스(N) 지역의 소자분리용 트렌치(T1) 내에 형성되는 제1 절연막 패턴(109a) 보다 더 낮은 높이를 갖도록 식각해줌으로써, 상기 피모스(P) 지역의 소자분리용 트렌치(T2) 내에 형성되는 제1 절연막 패턴(110b) 내의 인장 응력(Tensile stress)을 조절하여 정공(Hole)의 이동도(Mobility)를 증가시킬 수 있으므로, 이로 인해, 상기 피모스(P) 지역의 커런트(Current)를 증가시켜 소자의 특성을 향상시킬 수 있다.
도 2a 내지 도 2f들은 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도들이다.
도 2a를 참조하면, 반도체 기판(100)은, 예를 들어, 엔모스(N) 지역 및 피모스(P) 지역을 갖는다. 상기 반도체 기판(100)의 엔모스(N) 지역 및 피모스(P) 지역 상에는 패드산화막(도시안됨) 및 패드질화막(도시안됨)이 순차적으로 형성된다.
상기 패드산화막 및 패드질화막 상에는 엔모스(N) 지역 및 피모스(P) 지역에 소자분리용 트렌치를 형성하기 위한 감광막 패턴(도시안됨)이 형성된다. 상기 패드산화막 및 패드질화막은 상기 감광막 패턴을 식각 마스크로 이용하여 순차적으로 패터닝되어 패드산화막 패턴(102) 및 패드질화막 패턴(104)을 포함하는 하드마스크막 패턴(106)이 상기 반도체 기판(100) 상에 형성된다.
상기 반도체 기판(100)은 상기 하드마스크막 패턴(106)을 식각마스크로 이용하여 패터닝되어, 상기 반도체 기판(100)의 엔모스(N) 지역 및 피모스(P) 지역에는 각각 소자분리용 트렌치들이 형성된다.
이하, 상기 엔모스(N) 지역에 형성된 상기 소자분리용 트렌치에 참조부호 T1을 부여하기로 하며, 상기 피모스(P) 지역에 형성된 상기 소자분리용 트렌치에는 참조부호 T2를 부여하기로 한다.
상기 엔모스(N) 지역 및 피모스(P) 지역에 소자분리용 트렌치(T1, T2)들이 각각 형성된 후, 상기 엔모스(N) 지역 및 피모스(P) 지역들 각각에 형성된 소자분리용 트렌치(T1, T2)들의 내벽 및 바닥면에는, 예를 들어, 열 산화 공정에 의하여 측벽산화막 패턴(도시안됨)이 형성된다.
이어서, 선형질화막(도시안됨)이 상기 패드 질화막 패턴(104) 및 상기 측벽산화막 패턴(108) 상에 형성된다. 이때, 상기 선형질화막은 상기 측벽산화막 패턴이 추가 산화되는 것을 방지한다.
계속해서, 선형산화막(도시안됨)이 상기 선형질화막 상에 형성될 수 있다. 상기 선형산화막은 상기 선형질화막을 보호하고, 후속으로 증착될 소자분리용 절연막의 버퍼(Buffer) 역할을 한다.
도 2b를 참조하면, 상기 선형질화막이 형성된 후, 상기 엔모스(N) 지역 및 피모스(P) 지역에 포함된 소자분리용 트렌치(T1, T2)들 내에는 제1 예비 절연막(109, 110)들이 형성된다.
여기서, 상기 제1 예비 절연막(109, 110)들을 형성하기 위해서, 상기 선형질화막 상에는 상기 엔모스(N) 지역 및 피모스(P) 지역에 포함된 소자분리용 트렌치들(T1, T2)을 덮는 제1 절연막(108)이 형성된다. 상기 제1 절연막(108)은, 예를 들어, SOD(Spin-On Dielectric) 공정에 의하여 형성된다.
계속해서, 상기 제1 절연막(108)이 형성된 후, 상기 제1 절연막(108)은 상기 패드 질화막 패턴(104)을 식각정지막으로 사용하여, 예를 들어, CMP(Chemical Mechanical Polishing) 또는 에치백(Etch-back) 공정에 의하여 식각되어, 제1 예비 절연막(109, 110)들이 상기 엔모스(N) 지역 및 피모스(P) 지역에 포함된 소자분리용 트렌치(T1, T2)들 내에 형성된다.
도 2c를 참조하면, 상기 제1 예비 절연막(109, 110)들이 형성된 후, 상기 피모스(P) 지역에 포함된 상기 소자분리용 트렌치(T1)의 상기 제1 예비 절연막(109) 상에는 마스크 패턴(112)이 형성된다.
상기 마스크 패턴(112)을 식각마스크로 이용하여 상기 반도체 기판(100)의 높이까지 상기 피모스(P) 지역에 포함된 상기 소자분리용 트렌치(T2)의 상기 제1 예비 절연막(110)의 상면은 1차 식각된다. 이로써, 상기 피모스(P) 지역에는 1차 식각된 제1 예비 절연막 패턴(110a)이 형성된다.
상기 피모스(P) 지역에 포함된 상기 소자분리용 트렌치(T2)의 상기 제1 예비 절연막(110)은, 예를 들어, 습식 에천트를 사용하여 습식 식각(Wet etch) 공정에 의하여 식각되며,상기 습식 에천트는, 예를 들어, HF용액 또는 NH4F 및 HF를 포함하는 BOE용액(Buffered oxide etchant) 중 어느 하나의 세정용액을 포함한다.
도 2d를 참조하면, 상기 피모스(P) 지역에 포함된 상기 소자분리용 트렌치(T2)의 상기 제1 예비 절연막 패턴(110)이 1차 식각된 후, 상기 마스크 패턴(112)은 제거된다.
상기 엔모스(N) 지역 및 피모스(P) 지역에 포함된 제1 예비 절연막 패턴(109, 110a)은 습식 에천트를 사용하여 2차 식각된다. 이로써, 상기 엔모스(N) 지역 및 피모스(P) 지역들 각각에 제1 절연막 패턴(109a, 110b)들이 형성된다. 이때, 상기 2차 식각은, 상기 1차 식각의 전술한 식각 공정 조건과 동일하다.
도 2e를 참조하면, 상기 엔모스(N) 지역 및 피모스(P) 지역들 각각에 제1 절연막 패턴(109a, 110b)들이 형성된 후, 상기 엔모스(N) 지역 및 피모스(P) 지역들에 포함된 상기 소자분리용 트렌치들(T1, T2) 상에는 제2 절연막(114)이 형성된다.
상기 제2 절연막(114)은, 예를 들어, HDP-CVD(High Density Plasma-Chemical Vapor Deposition) 공정에 의하여 형성된다.
도 2f를 참조하면, 상기 제2 절연막(114)이 형성된 후, 상기 제2 절연막(114)은 상기 패드질화막 패턴(104)이 노출될 때까지 연마된다. 상기 제2 절연막(114)은, 예를 들어, CMP(Chemical Mechanical Polishing) 공정 또는 에치백(Etch-back) 공정에 의하여 연마될 수 있다.
상기 패드질화막 패턴(104) 및 상기 패드산화막 패턴(102)은 상기 반도체 기판(100)으로부터 차례로 제거된다. 이로써, 상기 엔모스(N) 지역 및 피모스(P) 지역들에 포함된 상기 소자분리용 트렌치들(T1, T2) 내에 상기 측벽산화막 패턴(도시안됨), 상기 선형질화막 패턴(도시안됨), 상기 엔모스(N) 지역 및 피모스(P) 지역들 각각에 제1 절연막 패턴(109a, 110b)들 및 상기 엔모스(N) 지역 및 피모스(P) 지역들 각각에 제2 절연막 패턴들(114a, 114b)을 포함하는 상기 엔모스(N) 지역 및 피모스(P) 지역들 각각에 소자분리막들(116a, 116b)이 형성된다.
여기서, 본 발명은, 상기 소자분리막을 형성하기 위한 절연막을 매립하는 공정에서, 피모스 지역의 제1 절연막을 엔모스 지역의 제1 절연막보다 상대적으로 낮은 두께를 갖도록 형성해줌으로써, 상기 피모스 지역의 제1 절연막 내의 인장 응력(Tensile stress)을 조절할 수 있다.
또한, 본 발명은 상기 피모스 지역의 제1 절연막 내의 인장 응력을 조절해줌으로써, 효과적으로 정공(Hole)의 이동도를 증가시킬 수 있으며, 이로 인해, 상기 피모스 지역의 커런트(Current)를 증가시킬 수 있다. 그 결과, 반도체 소자의 특성을 향상시킬 수 있다.
이후, 도시하지는 않았지만 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자를 완성한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 소자분리막을 설명하기 위한 단면도이다.
도 2a는 본 발명의 실시예의 반도체 소자의 소자분리막 형성방법에 따른 엔모스 지역 및 피모스 지역에 소자분리용 트렌치를 형성한 단면도이다.
도 2b는 도 2a의 소자분리용 트렌치 상에 제1 예비 절연막 패턴을 형성한 단면도이다.
도 2c는 도 2b의 피모스 영역의 제1 예비 절연막 패턴을 일부 식각한 단면도이다.
도 2d는 도 2c의 엔모스 지역의 제1 예비 절연막 패턴 및 피모스 지역의 제1 예비 절연막 패턴을 일부 식각한 단면도이다.
도 2e는 도 2d의 상기 엔모스 지역 및 피모스 지역의 제1 예비 절연막 패턴 상에 제2 절연막을 형성한 단면도이다.
도 2f는 도 2e의 제2 절연막을 연마하여 소자분리막을 형성한 단면도이다.

Claims (12)

  1. 엔모스 지역 및 피모스 지역에 소자분리용 트렌치가 형성된 반도체 기판;
    상기 엔모스 지역의 소자분리용 트렌치 내에 제1 두께로 형성되고, 상기 피모스 지역의 소자분리용 트렌치 내에 상기 제1 두께보다 낮은 제2 두께로 형성된 제1 절연막 패턴; 및
    상기 엔모스 및 피모스 지역들의 제1 절연막 패턴 상에 형성되며, 상기 상기 엔모스 및 피모스 지역들의 소자분리용 트렌치 내에 각각 채워진 제2 절연막 패턴;
    을 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제1 절연막 패턴은 SOD(Spin-On Dielectric) 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제2 절연막 패턴은 HDP-CVD(High Density Plasma-Chemical Vapor Deposition) 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막.
  4. 반도체 기판의 엔모스 및 피모스 지역들에 소자분리용 트렌치를 형성하는 단계;
    상기 각 소자분리용 트렌치를 매립하는 제1 예비 절연막을 형성하는 단계;
    상기 피모스 지역에 포함된 상기 소자분리용 트렌치를 매립하는 상기 제1 예비 절연막을 일부 식각하여 제1 절연막 패턴을 형성하는 단계;
    상기 엔모스 지역의 제1 예비 절연막 및 피모스 지역의 제1 절연막 패턴을 추가로 일부 식각하는 단계; 및
    상기 엔모스 및 피모스 지역들의 추가로 일부 식각된 제1 예비 절연막 및 제1 절연막 패턴 상에 상기 엔모스 및 피모스 지역들에 포함된 상기 각 소자분리용 트렌치 내에 각각 제2 절연막 패턴을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 4 항에 있어서,
    상기 소자분리용 트렌치를 형성하는 단계는, 상기 반도체 기판 상에 소자분리 영역을 노출시키는 하드마스크를 형성하는 단계; 및
    상기 하드마스크를 식각마스크로 이용하여 상기 노출된 반도체 기판을 식각하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항에 있어서,
    상기 제1 예비 절연막을 형성하는 단계는,
    상기 소자분리용 트렌치를 매립하는 제1 절연막을 형성하는 단계; 및
    상기 하드마스크가 노출될 때까지 상기 제1 절연막을 연마하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 6 항에 있어서,
    상기 제1 절연막은 SOD(Spin-On Dielectric) 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 4 항에 있어서,
    상기 제1 절연막 패턴을 형성하는 단계는,
    상기 엔모스 지역에 포함된 상기 소자분리용 트렌치의 상기 제1 예비 절연막을 덮는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각마스크로 이용하여 상기 피모스 지역에 포함된 상기 소자분리용 트렌치의 상기 제1 예비 절연막을 상기 반도체 기판의 상부면보다 낮은 높이를 갖도록 일부 식각하는 단계; 및
    상기 마스크 패턴을 제거하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  9. 삭제
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 4 항에 있어서,
    상기 일부 식각 및 상기 추가로 일부 식각은 습식 에천트를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 10 항에 있어서,
    상기 습식 에천트는 HF용액 또는 NH4F 및 HF를 포함하는 BOE용액(Buffered oxide etchant) 중 어느 하나의 세정용액을 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제 4 항에 있어서,
    상기 제2 절연막 패턴은 HDP-CVD(High Density Plasma-Chemical Vapor Deposition) 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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