JP2001267413A - 実質的に平坦なトレンチ分離領域を有する半導体デバイス及びその製造方法 - Google Patents
実質的に平坦なトレンチ分離領域を有する半導体デバイス及びその製造方法Info
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Abstract
(57)【要約】
【課題】 ＳＴＩ領域の角部にディボットを含まない平
坦なＳＴＩ領域が形成される半導体デバイスの製造方法
を提供する。 【解決手段】 （ａ）基板の表面上に積層膜を形成する
工程を含み、積層膜は、酸化物層，ポリシリコン層，お
よび窒化物層からなり、（ｂ）基板内に、トレンチを形
成するために、積層膜をパターニングする工程を含み、
パターニングは、酸化物層，ポリシリコン層，および窒
化物層の側壁を露出し、（ｃ）トレンチ内と、酸化物層
およびポリシリコン層の露出された側壁上とに、コンフ
ォーマルな酸化物層を熱成長させるために、トレンチ
と、酸化物層およびポリシリコン層の露出された側壁と
を酸化する工程と、（ｄ）トレンチをトレンチ誘電体材
料で充填する工程と、（ｅ）基板の表面まで平坦化する
工程とを含む。
坦なＳＴＩ領域が形成される半導体デバイスの製造方法
を提供する。 【解決手段】 （ａ）基板の表面上に積層膜を形成する
工程を含み、積層膜は、酸化物層，ポリシリコン層，お
よび窒化物層からなり、（ｂ）基板内に、トレンチを形
成するために、積層膜をパターニングする工程を含み、
パターニングは、酸化物層，ポリシリコン層，および窒
化物層の側壁を露出し、（ｃ）トレンチ内と、酸化物層
およびポリシリコン層の露出された側壁上とに、コンフ
ォーマルな酸化物層を熱成長させるために、トレンチ
と、酸化物層およびポリシリコン層の露出された側壁と
を酸化する工程と、（ｄ）トレンチをトレンチ誘電体材
料で充填する工程と、（ｅ）基板の表面まで平坦化する
工程とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体デバイスの
製造に関し、特に、基板内に浅いトレンチ分離（ＳＴ
Ｉ）領域のようなトレンチ分離領域を製造する方法に関
する。トレンチ分離領域は、実質的に平坦であり、トレ
ンチ分離／基板の完全な（ｒｏｕｎｄｅｄ）角部を含
む。本発明は、完全な角部を形成することによって、ト
レンチ分離／基板の角部におけるディボット（ｄｉｖｏ
ｔ）の形成を実質的に排除する。従って、本発明の方法
は、ポリシリコン・レールの形成を阻止し、トランジス
タの早期ターンオン特性を減少する。
製造に関し、特に、基板内に浅いトレンチ分離（ＳＴ
Ｉ）領域のようなトレンチ分離領域を製造する方法に関
する。トレンチ分離領域は、実質的に平坦であり、トレ
ンチ分離／基板の完全な（ｒｏｕｎｄｅｄ）角部を含
む。本発明は、完全な角部を形成することによって、ト
レンチ分離／基板の角部におけるディボット（ｄｉｖｏ
ｔ）の形成を実質的に排除する。従って、本発明の方法
は、ポリシリコン・レールの形成を阻止し、トランジス
タの早期ターンオン特性を減少する。
【０００２】
【従来の技術】半導体デバイスの製造において、デバイ
ス内に存在する種々の活性領域を互いに電気的に分離す
る分離領域を形成することは、周知である。活性デバイ
ス領域を電気的に分離する１つの方法は、隣接するデバ
イス間にトレンチ分離領域を形成することである。この
ような従来のトレンチ分離領域は、典型的には、基板内
に形成され、ＳｉＯ2 のような誘電体材料で充填された
トレンチを有する。
ス内に存在する種々の活性領域を互いに電気的に分離す
る分離領域を形成することは、周知である。活性デバイ
ス領域を電気的に分離する１つの方法は、隣接するデバ
イス間にトレンチ分離領域を形成することである。この
ような従来のトレンチ分離領域は、典型的には、基板内
に形成され、ＳｉＯ2 のような誘電体材料で充填された
トレンチを有する。
【０００３】浅いトレンチ（深さが、約１μｍより浅い
トレンチ），通常深さのトレンチ（深さが、約１〜約３
μｍであるトレンチ），深いトレンチ（深さが３μｍよ
り深いトレンチ）を含む３種類のトレンチ分離領域が知
られている。半導体デバイスのサイズが、絶えず縮小す
るにつれて、ＳＴＩ（浅いトレンチ分離）領域を用いる
ことに、より大きな関心が持たれている。
トレンチ），通常深さのトレンチ（深さが、約１〜約３
μｍであるトレンチ），深いトレンチ（深さが３μｍよ
り深いトレンチ）を含む３種類のトレンチ分離領域が知
られている。半導体デバイスのサイズが、絶えず縮小す
るにつれて、ＳＴＩ（浅いトレンチ分離）領域を用いる
ことに、より大きな関心が持たれている。
【０００４】従来技術は、基板内にＳＴＩ領域を形成す
る際に用いることができる多くの異なる方法を開示して
いる。このような従来の方法の１つを、図１〜図５に示
す。特に、図１は、Ｓｉのような半導体基板１２を含む
ウエハ片１０を示し、基板１２の上には、酸化物層１
４，窒化物層１６，およびパターニングされたフォトレ
ジスト１８が形成されている。このような構造は、通常
の付着工程を用いて形成され、パターニングされたフォ
トレジストは、通常のリソグラフィによって、例えば、
フォトレジストを設け、フォトレジスト内にパターンを
形成するためにフォトレジストを放射線に露光し、パタ
ーンを現像することによって形成される。
る際に用いることができる多くの異なる方法を開示して
いる。このような従来の方法の１つを、図１〜図５に示
す。特に、図１は、Ｓｉのような半導体基板１２を含む
ウエハ片１０を示し、基板１２の上には、酸化物層１
４，窒化物層１６，およびパターニングされたフォトレ
ジスト１８が形成されている。このような構造は、通常
の付着工程を用いて形成され、パターニングされたフォ
トレジストは、通常のリソグラフィによって、例えば、
フォトレジストを設け、フォトレジスト内にパターンを
形成するためにフォトレジストを放射線に露光し、パタ
ーンを現像することによって形成される。
【０００５】図２では、パターニングされたフォトレジ
スト１８が、続くエッチング・プロセスの際のマスクと
して用いられる。従って、エッチングの際には、窒化物
層１６，酸化物層１４，および半導体基板１２のマスク
されていない部分が、ドライエッチング・プロセス、す
なわち反応性イオンエッチング（ＲＩＥ）を用いて除去
され、基板内にトレンチ２０を形成する。
スト１８が、続くエッチング・プロセスの際のマスクと
して用いられる。従って、エッチングの際には、窒化物
層１６，酸化物層１４，および半導体基板１２のマスク
されていない部分が、ドライエッチング・プロセス、す
なわち反応性イオンエッチング（ＲＩＥ）を用いて除去
され、基板内にトレンチ２０を形成する。
【０００６】次に、図３に示すように、パターニングさ
れたフォトレジストが、通常の剥離プロセスを用いて除
去され、その後、酸化物層（または、他のトレンチ誘電
体材料）２４が、窒化物層上およびトレンチ内に付着さ
れる。トレンチ充填に続いて、酸化物層２４が、化学機
械研磨（ＣＭＰ）または研削のような通常の平坦化プロ
セスを用いることによって、窒化物層１６の上面１７ま
で平坦化される（図４を参照されたい）。平坦化プロセ
スは、トレンチ内に酸化物プラグ２６を形成する。ま
た、図４に示すように、酸化物プラグ２６は、上面１７
と実質的に同一平面上に延びている上面２８を有する。
また、プラグは、側壁３３と、側壁３３が上面２８につ
ながる上側の角部３４とを有する。
れたフォトレジストが、通常の剥離プロセスを用いて除
去され、その後、酸化物層（または、他のトレンチ誘電
体材料）２４が、窒化物層上およびトレンチ内に付着さ
れる。トレンチ充填に続いて、酸化物層２４が、化学機
械研磨（ＣＭＰ）または研削のような通常の平坦化プロ
セスを用いることによって、窒化物層１６の上面１７ま
で平坦化される（図４を参照されたい）。平坦化プロセ
スは、トレンチ内に酸化物プラグ２６を形成する。ま
た、図４に示すように、酸化物プラグ２６は、上面１７
と実質的に同一平面上に延びている上面２８を有する。
また、プラグは、側壁３３と、側壁３３が上面２８につ
ながる上側の角部３４とを有する。
【０００７】理想的には、プラグの上面は、平坦であ
る、すなわち、平らな表面を有する。また、理想的に
は、プラグの角部は、９０°の角度からなり、従って、
実質的に直角である。しかし、用いられる平坦化プロセ
スの実際の制限により、これら理想的な対象物が形成さ
れることはない。図４に示すように、上面２８は、平ら
ではなく、凹面形であり、分離領域の角部は、直角では
ない。
る、すなわち、平らな表面を有する。また、理想的に
は、プラグの角部は、９０°の角度からなり、従って、
実質的に直角である。しかし、用いられる平坦化プロセ
スの実際の制限により、これら理想的な対象物が形成さ
れることはない。図４に示すように、上面２８は、平ら
ではなく、凹面形であり、分離領域の角部は、直角では
ない。
【０００８】幾つかのケースでは、プラグ２６の、ＳＴ
Ｉ領域の角部の部分は、除去され、ディボット３０の形
成を生じる（図５を参照されたい）。ＳＴＩの角部のこ
れらディボットは、層１４および層１６が除去されても
存在するであろう。ＳＴＩ／基板の角部のディボットの
存在は、不所望である。というのは、ディボットは、ポ
リシリコン・レールのような不所望な構造と、デバイス
の早期ターンオン特性とを生じるからである。これらの
欠点のため、ＳＴＩ／基板の角部のディボットを取り除
く方法が、絶えず求められている。
Ｉ領域の角部の部分は、除去され、ディボット３０の形
成を生じる（図５を参照されたい）。ＳＴＩの角部のこ
れらディボットは、層１４および層１６が除去されても
存在するであろう。ＳＴＩ／基板の角部のディボットの
存在は、不所望である。というのは、ディボットは、ポ
リシリコン・レールのような不所望な構造と、デバイス
の早期ターンオン特性とを生じるからである。これらの
欠点のため、ＳＴＩ／基板の角部のディボットを取り除
く方法が、絶えず求められている。
【０００９】しかしながら、今日まで、ＳＴＩと基板と
の間の角部の領域にディボットを含まない平坦なＳＴＩ
領域を与えることができる方法は、開発されていなかっ
た。ＳＴＩ領域の角部にディボットを含まない平坦なＳ
ＴＩ領域を製造できる方法の開発は、技術の著しい進歩
を示すであろう。というのは、この方法は、構造の角部
のスレショルド電圧の制御を改善し、様々なロジックお
よびメモリの応用に使用するのに適した構造を作製する
からである。さらに、このような方法は、ポリシリコン
・レールの存在を実質的に排除し、デバイスの早期ター
ンオン特性を減少するので、有用である。
の間の角部の領域にディボットを含まない平坦なＳＴＩ
領域を与えることができる方法は、開発されていなかっ
た。ＳＴＩ領域の角部にディボットを含まない平坦なＳ
ＴＩ領域を製造できる方法の開発は、技術の著しい進歩
を示すであろう。というのは、この方法は、構造の角部
のスレショルド電圧の制御を改善し、様々なロジックお
よびメモリの応用に使用するのに適した構造を作製する
からである。さらに、このような方法は、ポリシリコン
・レールの存在を実質的に排除し、デバイスの早期ター
ンオン特性を減少するので、有用である。
【００１０】
【発明が解決しようとする課題】本発明の目的は、ＳＴ
Ｉ領域の角部にディボットを含まない平坦なＳＴＩ領域
が形成される半導体デバイスの製造方法を提供すること
である。
Ｉ領域の角部にディボットを含まない平坦なＳＴＩ領域
が形成される半導体デバイスの製造方法を提供すること
である。
【００１１】
【課題を解決するための手段】本発明は、トレンチ分離
／基板の完全な角部を含む実質的に平坦なトレンチ分離
領域が形成されている半導体構造を製造する方法を提供
する。完全な角部は、ディボット形成を排除するので、
本発明においては、有利である。本発明のトレンチ分離
領域は、完全な角部を含むので、ポリシリコン・レール
および他の同様の不所望な構造がなくなる。用語“トレ
ンチ”は、深いトレンチ，通常深さのトレンチ，および
浅いトレンチを含むのに対して、用語“トレンチ分離領
域”は、浅いトレンチ分離領域，通常深さのトレンチ分
離領域，および深いトレンチ分離領域を含む。
／基板の完全な角部を含む実質的に平坦なトレンチ分離
領域が形成されている半導体構造を製造する方法を提供
する。完全な角部は、ディボット形成を排除するので、
本発明においては、有利である。本発明のトレンチ分離
領域は、完全な角部を含むので、ポリシリコン・レール
および他の同様の不所望な構造がなくなる。用語“トレ
ンチ”は、深いトレンチ，通常深さのトレンチ，および
浅いトレンチを含むのに対して、用語“トレンチ分離領
域”は、浅いトレンチ分離領域，通常深さのトレンチ分
離領域，および深いトレンチ分離領域を含む。
【００１２】特に、本発明の方法は、以下の工程を含
む。 （ａ）基板の表面上に、積層膜を形成する工程を含み、
前記積層膜は、酸化物層，ポリシリコン層，および窒化
物層からなり、（ｂ）前記基板内に、少なくとも１つの
トレンチを形成するために、前記積層膜をパターニング
する工程を含み、前記パターニングは、前記酸化物層，
ポリシリコン層，および窒化物層の側壁を露出し、
（ｃ）前記トレンチ内と、前記酸化物層および前記ポリ
シリコン層の前記露出された側壁上とに、コンフォーマ
ルな酸化物層を熱成長させるために、少なくとも１つの
トレンチと、前記酸化物層および前記ポリシリコン層の
前記露出された側壁とを酸化する工程と、（ｄ）前記ト
レンチを、トレンチ誘電体材料で充填する工程と、
（ｅ）前記基板の前記表面まで平坦化する工程とを含
む。
む。 （ａ）基板の表面上に、積層膜を形成する工程を含み、
前記積層膜は、酸化物層，ポリシリコン層，および窒化
物層からなり、（ｂ）前記基板内に、少なくとも１つの
トレンチを形成するために、前記積層膜をパターニング
する工程を含み、前記パターニングは、前記酸化物層，
ポリシリコン層，および窒化物層の側壁を露出し、
（ｃ）前記トレンチ内と、前記酸化物層および前記ポリ
シリコン層の前記露出された側壁上とに、コンフォーマ
ルな酸化物層を熱成長させるために、少なくとも１つの
トレンチと、前記酸化物層および前記ポリシリコン層の
前記露出された側壁とを酸化する工程と、（ｄ）前記ト
レンチを、トレンチ誘電体材料で充填する工程と、
（ｅ）前記基板の前記表面まで平坦化する工程とを含
む。
【００１３】本発明はまた、基板内に少なくとも１つの
実質的に平坦化されたトレンチ分離領域を含む半導体デ
バイスを提供し、前記平坦化されたトレンチ分離領域
は、トレンチ分離／基板の角部におけるディボットの形
成を実質的に排除する完全な角部を含む。
実質的に平坦化されたトレンチ分離領域を含む半導体デ
バイスを提供し、前記平坦化されたトレンチ分離領域
は、トレンチ分離／基板の角部におけるディボットの形
成を実質的に排除する完全な角部を含む。
【００１４】
【発明の実施の形態】次に、完全な角部を有する実質的
に平坦なトレンチ分離領域を作製する方法を提供する本
発明を、図面を参照してより詳細に説明する。図面の中
で、同じ参照番号は、同じおよび／または対応する要素
を説明するために用いられることに注意すべきである。
に平坦なトレンチ分離領域を作製する方法を提供する本
発明を、図面を参照してより詳細に説明する。図面の中
で、同じ参照番号は、同じおよび／または対応する要素
を説明するために用いられることに注意すべきである。
【００１５】本発明で用いられる基本的な処理工程を示
す図６〜図１０を参照する。以下の説明は、浅いトレン
チ分離（ＳＴＩ）領域を形成するのに限定しているが、
本発明は、トレンチ分離／基板の完全な角部を有する中
間および深いトレンチ分離領域を製造する際にも有効で
ある。また、種々のタイプのトレンチ領域の組合せも、
本発明の内容に含まれる。
す図６〜図１０を参照する。以下の説明は、浅いトレン
チ分離（ＳＴＩ）領域を形成するのに限定しているが、
本発明は、トレンチ分離／基板の完全な角部を有する中
間および深いトレンチ分離領域を製造する際にも有効で
ある。また、種々のタイプのトレンチ領域の組合せも、
本発明の内容に含まれる。
【００１６】特に、図６は、本発明の第１の工程を行っ
た後の、すなわち、基板の表面上に積層膜を形成した後
の初期構造を含む。特に、図６に示す構造は、基板の１
つの表面上に形成された積層膜１０２を有する基板１０
０を備える。
た後の、すなわち、基板の表面上に積層膜を形成した後
の初期構造を含む。特に、図６に示す構造は、基板の１
つの表面上に形成された積層膜１０２を有する基板１０
０を備える。
【００１７】基板１００は、限定はされないが、Ｓｉ，
Ｇｅ，ＳｉＧｅ，ＧａＡｓ，ＩｎＡｓ，ＩｎＰ、および
他の全てのＩＩＩ族／Ｖ族の半導体化合物を含む通常の
半導体材料よりなることができる。また、基板は、Ｓｉ
／ＳｉＧｅのような層状の半導体よりなることができ
る。基板は、製造されるデバイスの種類に依存して、ｎ
型またはｐ型とすることができる。基板の表面上に積層
膜を形成する前に、基板は、基板の表面上に形成される
か、あるいは基板内に形成される種々の活性領域を任意
に含むことができる。
Ｇｅ，ＳｉＧｅ，ＧａＡｓ，ＩｎＡｓ，ＩｎＰ、および
他の全てのＩＩＩ族／Ｖ族の半導体化合物を含む通常の
半導体材料よりなることができる。また、基板は、Ｓｉ
／ＳｉＧｅのような層状の半導体よりなることができ
る。基板は、製造されるデバイスの種類に依存して、ｎ
型またはｐ型とすることができる。基板の表面上に積層
膜を形成する前に、基板は、基板の表面上に形成される
か、あるいは基板内に形成される種々の活性領域を任意
に含むことができる。
【００１８】本発明で用いられる積層膜は、下部の酸化
物層１０４，中間部のポリシリコン層１０６，および上
部の窒化物層１０８からなる。また、他の材料層を、前
述した種々の層の間に設けることができる。種々の材料
層は、ＳＴＩ領域にトレンチを定める際に用いられ、従
って、積層膜の種々の層は、本発明の最後の処理工程の
際、すなわち平坦化の際に除去されることに注意すべき
である。
物層１０４，中間部のポリシリコン層１０６，および上
部の窒化物層１０８からなる。また、他の材料層を、前
述した種々の層の間に設けることができる。種々の材料
層は、ＳＴＩ領域にトレンチを定める際に用いられ、従
って、積層膜の種々の層は、本発明の最後の処理工程の
際、すなわち平坦化の際に除去されることに注意すべき
である。
【００１９】積層膜１０２の酸化物層１０４は、通常の
熱成長プロセスを用いて、基板１００の表面上に形成さ
れ、あるいはまた、酸化物層１０４は、限定はされない
が、化学気相付着（ＣＶＤ），プラズマＣＶＤ，スパッ
タリング，蒸着のような普通の付着プロセス、および他
の同様の付着プロセスによって形成することができる。
酸化物層１０４の厚さは、変えることができるが、酸化
物層は、典型的には、約５〜約２０ｎｍの厚さを有し、
約６〜約１２ｎｍの厚さが非常に好ましい。ＳｉＯ2 の
ような酸化物含有材料を、酸化物層１０４として用いる
ことができる。
熱成長プロセスを用いて、基板１００の表面上に形成さ
れ、あるいはまた、酸化物層１０４は、限定はされない
が、化学気相付着（ＣＶＤ），プラズマＣＶＤ，スパッ
タリング，蒸着のような普通の付着プロセス、および他
の同様の付着プロセスによって形成することができる。
酸化物層１０４の厚さは、変えることができるが、酸化
物層は、典型的には、約５〜約２０ｎｍの厚さを有し、
約６〜約１２ｎｍの厚さが非常に好ましい。ＳｉＯ2 の
ような酸化物含有材料を、酸化物層１０４として用いる
ことができる。
【００２０】ポリシリコン層１０６に関する限り、ポリ
シリコン層１０６は、ＣＶＤ，プラズマＣＶＤ，および
スパッタリングのような普通の付着プロセスを用いて、
酸化物層上に形成される。ポリシリコン層１０６の厚さ
は、変えることができるが、ポリシリコン層は、典型的
には、約２５〜約２００ｎｍの厚さを有し、約８０〜約
１２０ｎｍの厚さが、非常に好ましい。
シリコン層１０６は、ＣＶＤ，プラズマＣＶＤ，および
スパッタリングのような普通の付着プロセスを用いて、
酸化物層上に形成される。ポリシリコン層１０６の厚さ
は、変えることができるが、ポリシリコン層は、典型的
には、約２５〜約２００ｎｍの厚さを有し、約８０〜約
１２０ｎｍの厚さが、非常に好ましい。
【００２１】積層膜の窒化物層、すなわち窒化物層１０
８は、当業者に周知の、窒化物層を形成できる通常の付
着プロセスを用いることによって、ポリシリコン層１０
６上に形成される。窒化物層１０８を形成する際に用い
られる典型的な付着プロセスの例は、限定はされない
が、ＣＶＤ，プラズマＣＶＤ，スパッタリング，蒸着、
および他の同様の付着プロセスを含む。窒化物層１０８
の厚さは、変えることができるが、窒化物層１０８は、
典型的には、約５０〜約３００ｎｍの厚さを有し、約１
００〜約２００ｎｍの厚さが、非常に好ましい。Ｓｉ3
Ｎ4 およびＳｉオキシナイトライド（Ｓｉ ｏｘｙｎｉ
ｔｒｉｄｅ）のような窒化物層を形成できる材料を、本
発明で用いることができる。
８は、当業者に周知の、窒化物層を形成できる通常の付
着プロセスを用いることによって、ポリシリコン層１０
６上に形成される。窒化物層１０８を形成する際に用い
られる典型的な付着プロセスの例は、限定はされない
が、ＣＶＤ，プラズマＣＶＤ，スパッタリング，蒸着、
および他の同様の付着プロセスを含む。窒化物層１０８
の厚さは、変えることができるが、窒化物層１０８は、
典型的には、約５０〜約３００ｎｍの厚さを有し、約１
００〜約２００ｎｍの厚さが、非常に好ましい。Ｓｉ3
Ｎ4 およびＳｉオキシナイトライド（Ｓｉ ｏｘｙｎｉ
ｔｒｉｄｅ）のような窒化物層を形成できる材料を、本
発明で用いることができる。
【００２２】次に、図７に示すように、積層膜の種々の
層がパターニングされ、基板内にトレンチ１１０を形成
する。すなわち、トレンチ・エッチの際に、積層膜内に
存在する種々の層の側壁が、露出する。図面は、構造内
に１つのトレンチのみの形成を示すが、本発明は、構造
内に複数のトレンチを形成する際に用いることができる
ことに注意すべきである。前述したように、本発明にお
いて形成されるトレンチは、本明細書の従来技術のセク
ションで説明した深さを有する、浅いトレンチ，通常深
さのトレンチ，あるいは深いトレンチとすることができ
る。好適な実施例では、浅いトレンチが形成される。
層がパターニングされ、基板内にトレンチ１１０を形成
する。すなわち、トレンチ・エッチの際に、積層膜内に
存在する種々の層の側壁が、露出する。図面は、構造内
に１つのトレンチのみの形成を示すが、本発明は、構造
内に複数のトレンチを形成する際に用いることができる
ことに注意すべきである。前述したように、本発明にお
いて形成されるトレンチは、本明細書の従来技術のセク
ションで説明した深さを有する、浅いトレンチ，通常深
さのトレンチ，あるいは深いトレンチとすることができ
る。好適な実施例では、浅いトレンチが形成される。
【００２３】特に、フォトレジスト（図示せず）は、通
常の付着プロセスを用いて窒化物層１０８の露出された
表面層上に形成される。次に、トレンチが形成される積
層膜の選択領域を露出するために、フォトレジスト層
が、普通のリソグラフィを用いてパターニングされる。
本発明で用いられるリソグラフィ工程は、フォトレジス
ト内にパターンを形成するためにフォトレジストを放射
線に露光する工程と、そのパターンを現像する工程とを
含む。このような工程は、当業者に周知であるので、こ
れらの工程の詳細説明は、ここでは必要としない。
常の付着プロセスを用いて窒化物層１０８の露出された
表面層上に形成される。次に、トレンチが形成される積
層膜の選択領域を露出するために、フォトレジスト層
が、普通のリソグラフィを用いてパターニングされる。
本発明で用いられるリソグラフィ工程は、フォトレジス
ト内にパターンを形成するためにフォトレジストを放射
線に露光する工程と、そのパターンを現像する工程とを
含む。このような工程は、当業者に周知であるので、こ
れらの工程の詳細説明は、ここでは必要としない。
【００２４】次に、トレンチは、ＲＩＥ，イオンビーム
エッチング，プラズマエッチングのような普通のドライ
エッチング・プロセス、または他の同様のドライエッチ
ング・プロセスを用いて、積層膜の種々の層をエッチン
グすることによって形成される。また、前述したドライ
エッチング・プロセスの組合せを、トレンチを設ける際
に用いることができる。トレンチ・エッチに続いて、パ
ターニングされたフォトレジストが、通常の剥離プロセ
スによって除去され、図７に示す構造を与える。
エッチング，プラズマエッチングのような普通のドライ
エッチング・プロセス、または他の同様のドライエッチ
ング・プロセスを用いて、積層膜の種々の層をエッチン
グすることによって形成される。また、前述したドライ
エッチング・プロセスの組合せを、トレンチを設ける際
に用いることができる。トレンチ・エッチに続いて、パ
ターニングされたフォトレジストが、通常の剥離プロセ
スによって除去され、図７に示す構造を与える。
【００２５】図８に示す本発明の次の工程は、トレンチ
と、酸化物層１０４およびポリシリコン層１０６の露出
された側壁とを酸化する工程からなり、この工程は、ト
レンチの側壁上に、コンフォーマルな酸化物層１１２を
成長させ、積層膜のポリシリコン層まで（ポリシリコン
層を越えない）延在させることができる条件の下で行わ
れる。
と、酸化物層１０４およびポリシリコン層１０６の露出
された側壁とを酸化する工程からなり、この工程は、ト
レンチの側壁上に、コンフォーマルな酸化物層１１２を
成長させ、積層膜のポリシリコン層まで（ポリシリコン
層を越えない）延在させることができる条件の下で行わ
れる。
【００２６】熱成長酸化物層は、Ｏ2 ，オゾン，Ｎ2 Ｏ
のような酸素含有雰囲気、および他の同様の酸素含有雰
囲気内で、約８００℃以上の温度で約３０分以内の時
間、構造を酸化することによって形成される。複数の酸
素含有雰囲気の混合雰囲気もまた、意図される。より好
適なコンフォーマルな酸化物層１１２は、約９００〜約
１０００℃の温度で約５〜約１０分の時間、構造を酸化
することによって形成される。本発明においては、約５
分以内の時間が、非常に好ましい。単一の酸化工程を用
いることができ、あるいは必要ならば、酸化工程は、種
々のランプ（ｒａｍｐ）およびソーク（ｓｏａｋ）サイ
クルを含むことができる。また、本発明においては、ト
レンチ内でコンフォーマルな酸化物層を熱成長させるこ
とができる限り、他の温度および他の時間を用いること
ができる。例えば、本発明のこの工程において酸化物層
を成長させる際に、通常の炉処理を用いることができ
る。
のような酸素含有雰囲気、および他の同様の酸素含有雰
囲気内で、約８００℃以上の温度で約３０分以内の時
間、構造を酸化することによって形成される。複数の酸
素含有雰囲気の混合雰囲気もまた、意図される。より好
適なコンフォーマルな酸化物層１１２は、約９００〜約
１０００℃の温度で約５〜約１０分の時間、構造を酸化
することによって形成される。本発明においては、約５
分以内の時間が、非常に好ましい。単一の酸化工程を用
いることができ、あるいは必要ならば、酸化工程は、種
々のランプ（ｒａｍｐ）およびソーク（ｓｏａｋ）サイ
クルを含むことができる。また、本発明においては、ト
レンチ内でコンフォーマルな酸化物層を熱成長させるこ
とができる限り、他の温度および他の時間を用いること
ができる。例えば、本発明のこの工程において酸化物層
を成長させる際に、通常の炉処理を用いることができ
る。
【００２７】酸素含有雰囲気の外に、本発明はまた、酸
素含有雰囲気と混合される、約９０％以下のＨｅ，Ａ
ｒ，またはＮ2 のような不活性ガスの存在を意図してい
る。
素含有雰囲気と混合される、約９０％以下のＨｅ，Ａ
ｒ，またはＮ2 のような不活性ガスの存在を意図してい
る。
【００２８】上記所定のパラメータの下で、約１０〜約
３０ｎｍ、より好適には約１８〜約２４ｎｍの厚さを有
する熱成長酸化物層を、トレンチ内と、酸化物層１０４
およびポリシリコン層１０６の露出された側壁上とに形
成することができる。
３０ｎｍ、より好適には約１８〜約２４ｎｍの厚さを有
する熱成長酸化物層を、トレンチ内と、酸化物層１０４
およびポリシリコン層１０６の露出された側壁上とに形
成することができる。
【００２９】次に、図９に示すように、トレンチ誘電体
材料１１４は、限定はされないが、ＣＶＤ，プラズマＣ
ＶＤ，スパッタリング，および他の同様の付着プロセス
を含む普通の付着プロセスを用いて、トレンチ内に形成
される。本発明で用いることができる適切なトレンチ誘
電体材料は、限定はされないが、テトラエチルオルトシ
リケート（ＴＥＯＳ），ＳｉＯ2 ，流動性酸化物，およ
び他の同様の誘電体材料を含む。ＴＥＯＳを用いると、
平坦化の前に、任意の高密度化工程を用いることができ
る。トレンチを充填する際に用いられる付着プロセスは
また、積層膜の窒化物層上にトレンチ誘電体材料の層を
形成することに注意されたい（図９を参照）。図に示す
実施例では、熱成長酸化物層およびトレンチ誘電体材料
は、構造のＳＴＩ領域１１６を形成する。トレンチの他
の深さが用いられる実施例では、領域１１６は、前に形
成されたトレンチの深さに相当するトレンチ分離領域で
ある。
材料１１４は、限定はされないが、ＣＶＤ，プラズマＣ
ＶＤ，スパッタリング，および他の同様の付着プロセス
を含む普通の付着プロセスを用いて、トレンチ内に形成
される。本発明で用いることができる適切なトレンチ誘
電体材料は、限定はされないが、テトラエチルオルトシ
リケート（ＴＥＯＳ），ＳｉＯ2 ，流動性酸化物，およ
び他の同様の誘電体材料を含む。ＴＥＯＳを用いると、
平坦化の前に、任意の高密度化工程を用いることができ
る。トレンチを充填する際に用いられる付着プロセスは
また、積層膜の窒化物層上にトレンチ誘電体材料の層を
形成することに注意されたい（図９を参照）。図に示す
実施例では、熱成長酸化物層およびトレンチ誘電体材料
は、構造のＳＴＩ領域１１６を形成する。トレンチの他
の深さが用いられる実施例では、領域１１６は、前に形
成されたトレンチの深さに相当するトレンチ分離領域で
ある。
【００３０】次に、図１０に示すように、このようにし
て形成された構造は、化学機械研磨（ＣＭＰ）または研
削のような普通の平坦化プロセスを用いて、基板の表面
まで平坦化される。従って、平坦化工程の際、積層膜の
種々の層は、除去される。図１０に示すように、本発明
の方法は、複数のＳＴＩ／基板の角部のいずれかにおい
て、いかなる実質的なディボットをも形成されない。デ
ィボットの形成は、本発明では、実質的には排除され
る。なぜならば、前述したようにして形成されたコンフ
ォーマルな酸化物層は、トレンチ誘電体材料よりも遅い
速度でエッチングされるからである。エッチング速度の
この差は、ＳＴＩ／基板の角部におけるディボットの形
成を妨げる。図１０に示すように、本発明においては、
完全な角部が、形成される。
て形成された構造は、化学機械研磨（ＣＭＰ）または研
削のような普通の平坦化プロセスを用いて、基板の表面
まで平坦化される。従って、平坦化工程の際、積層膜の
種々の層は、除去される。図１０に示すように、本発明
の方法は、複数のＳＴＩ／基板の角部のいずれかにおい
て、いかなる実質的なディボットをも形成されない。デ
ィボットの形成は、本発明では、実質的には排除され
る。なぜならば、前述したようにして形成されたコンフ
ォーマルな酸化物層は、トレンチ誘電体材料よりも遅い
速度でエッチングされるからである。エッチング速度の
この差は、ＳＴＩ／基板の角部におけるディボットの形
成を妨げる。図１０に示すように、本発明においては、
完全な角部が、形成される。
【００３１】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）半導体デバイスの製造方法において、トレンチ分
離／基板の完全な角部を有する実質的に平坦なトレンチ
分離領域を設ける方法であって、（ａ）基板の表面上
に、積層膜を形成する工程を含み、前記積層膜は、酸化
物層，ポリシリコン層，および窒化物層からなり、
（ｂ）前記基板内に、少なくとも１つのトレンチを形成
するために、前記積層膜をパターニングする工程を含
み、前記パターニングは、前記酸化物層，ポリシリコン
層，および窒化物層の側壁を露出し、（ｃ）前記トレン
チ内と、前記酸化物層および前記ポリシリコン層の前記
露出された側壁上とにコンフォーマルな酸化物層を熱成
長させるために、前記少なくとも１つのトレンチと、前
記酸化物層および前記ポリシリコン層の前記露出された
側壁とを酸化する工程と、（ｄ）前記トレンチを、トレ
ンチ誘電体材料で充填する工程と、（ｅ）前記基板の前
記表面まで平坦化する工程とを含む、方法。 （２）前記基板は、Ｓｉ，Ｇｅ，ＳｉＧｅ，ＧａＡｓ，
ＩｎＡｓ，ＩｎＰ，または層状の半導体よりなる、上記
（１）に記載の方法。 （３）前記積層膜の前記酸化物層は、熱成長されるか、
付着される、上記（１）に記載の方法。 （４）前記積層膜の前記酸化物層は、化学気相成長（Ｃ
ＶＤ），プラズマＣＶＤ，スパッタリング，または蒸着
によって付着される、上記（３）に記載の方法。 （５）前記積層膜の前記酸化物層は、約５〜約２０ｎｍ
の厚さを有する、上記（１）に記載の方法。 （６）前記積層膜の前記酸化物層は、約６〜約１２ｎｍ
の厚さを有する、上記（５）に記載の方法。 （７）前記積層膜の前記ポリシリコン層は、ＣＶＤ，プ
ラズマＣＶＤ，およびスパッタリングよりなる群から選
択された付着プロセスによって形成される、上記（１）
に記載の方法。 （８）前記積層膜の前記ポリシリコン層は、約２５〜約
２００ｎｍの厚さを有する、上記（１）に記載の方法。 （９）前記積層膜の前記ポリシリコン層は、約８０〜約
１２０ｎｍの厚さを有する、上記（８）に記載の方法。 （１０）前記積層膜の前記窒化物層は、ＣＶＤ，プラズ
マＣＶＤ，およびスパッタリングよりなる群から選択さ
れた付着プロセスによって形成される、上記（１）に記
載の方法。 （１１）前記積層膜の前記窒化物層は、約５０〜約３０
０ｎｍの厚さを有する、上記（１）に記載の方法。 （１２）前記積層膜の前記窒化物層は、約１００〜約２
００ｎｍの厚さを有する、上記（１１）に記載の方法。 （１３）前記パターニングする工程は、リソグラフィ工
程およびエッチング工程を含む、上記（１）に記載の方
法。 （１４）前記リソグラフィ工程は、フォトレジストを前
記積層膜の前記窒化物層に設ける工程と、前記フォトレ
ジストを露光によってパターニングする工程と、前記フ
ォトレジストのパターンを現像する工程とを含む、上記
（１３）に記載の方法。 （１５）前記エッチング工程は、反応性イオンエッチン
グ（ＲＩＥ），イオンビームエッチング，プラズマエッ
チングよりなる群から選択されたドライエッチング・プ
ロセス、またはそれらの組合せを含む、上記（１３）に
記載の方法。 （１６）前記酸化する工程は、酸素含有雰囲気内で、約
８００℃以上の温度で約３０分以内の時間行われる、上
記（１）に記載の方法。 （１７）前記酸化する工程は、約９００〜約１０００℃
の温度で約５〜約１０分の時間行われる、上記（１６）
に記載の方法。 （１８）前記酸素含有雰囲気は、Ｏ2 ，オゾン，Ｎ
2 Ｏ，またはそれらの混合物を含む、上記（１６）に記
載の方法。 （１９）前記酸素含有雰囲気は、不活性ガスと混合さ
れ、前記不活性ガスが、前記混合物内に約９０％以下の
量存在している、上記（１６）に記載の方法。 （２０）前記熱成長酸化物層は、約１０〜約３０ｎｍの
厚さを有する、上記（１）に記載の方法。 （２１）前記熱成長酸化物層は、約１８〜約２４ｎｍの
厚さを有する、上記（２０）に記載の方法。 （２２）前記充填する工程は、ＣＶＤ，プラズマＣＶ
Ｄ，およびスパッタリングよりなる群から選択された付
着プロセスを含む、上記（１）に記載の方法。 （２３）前記トレンチ誘電体材料は、テトラエチルオル
トシリケート（ＴＥＯＳ），ＳｉＯ2 ，または流動性酸
化物である、上記（１）に記載の方法。 （２４）前記トレンチ誘電体材料は、ＴＥＯＳであり、
前記平坦化する工程の前に高密度化工程が用いられる、
上記（２３）に記載の方法。 （２５）前記平坦化する工程は、化学機械研磨または研
削を含む、上記（１）に記載の方法。 （２６）前記少なくとも１つのトレンチは、深いトレン
チ，通常深さのトレンチ，浅いトレンチ，またはそれら
の組合せである、上記（１）に記載の方法。 （２７）前記少なくとも１つのトレンチは、浅いトレン
チである、上記（２６）に記載の方法。 （２８）基板内に形成され、隣接する活性デバイス領域
を互いに電気的に分離する、少なくとも１つの実質的に
平坦化されたトレンチ分離領域を備えた半導体デバイス
であって、前記平坦化されたトレンチ分離領域が、前記
トレンチ分離領域の上面と前記基板の上面との間に完全
な角部を有する、半導体デバイス。 （２９）前記基板は、Ｓｉ，Ｇｅ，ＳｉＧｅ，ＧａＡ
ｓ，ＩｎＡｓ，ＩｎＰ，または層状の半導体よりなる、
上記（２８）に記載の半導体デバイス。 （３０）前記少なくとも１つの平坦化されたトレンチ分
離領域は、深いトレンチ分離領域，通常深さのトレンチ
分離領域，浅いトレンチ分離領域，またはそれらの組合
せを有する、上記（２８）に記載の半導体デバイス。 （３１）前記少なくとも１つの平坦化されたトレンチ分
離領域は、浅いトレンチ分離領域である、上記（３０）
に記載の半導体デバイス。 （３２）前記少なくとも１つの平坦化されたトレンチ分
離領域は、熱成長酸化物ライナーおよびトレンチ誘電体
材料を含む、上記（２８）に記載の半導体デバイス。 （３３）前記トレンチ誘電体材料は、テトラエチルオル
トシリケート（ＴＥＯＳ），ＳｉＯ2 ，または流動性酸
化物である、上記（３２）に記載の半導体デバイス。
の事項を開示する。 （１）半導体デバイスの製造方法において、トレンチ分
離／基板の完全な角部を有する実質的に平坦なトレンチ
分離領域を設ける方法であって、（ａ）基板の表面上
に、積層膜を形成する工程を含み、前記積層膜は、酸化
物層，ポリシリコン層，および窒化物層からなり、
（ｂ）前記基板内に、少なくとも１つのトレンチを形成
するために、前記積層膜をパターニングする工程を含
み、前記パターニングは、前記酸化物層，ポリシリコン
層，および窒化物層の側壁を露出し、（ｃ）前記トレン
チ内と、前記酸化物層および前記ポリシリコン層の前記
露出された側壁上とにコンフォーマルな酸化物層を熱成
長させるために、前記少なくとも１つのトレンチと、前
記酸化物層および前記ポリシリコン層の前記露出された
側壁とを酸化する工程と、（ｄ）前記トレンチを、トレ
ンチ誘電体材料で充填する工程と、（ｅ）前記基板の前
記表面まで平坦化する工程とを含む、方法。 （２）前記基板は、Ｓｉ，Ｇｅ，ＳｉＧｅ，ＧａＡｓ，
ＩｎＡｓ，ＩｎＰ，または層状の半導体よりなる、上記
（１）に記載の方法。 （３）前記積層膜の前記酸化物層は、熱成長されるか、
付着される、上記（１）に記載の方法。 （４）前記積層膜の前記酸化物層は、化学気相成長（Ｃ
ＶＤ），プラズマＣＶＤ，スパッタリング，または蒸着
によって付着される、上記（３）に記載の方法。 （５）前記積層膜の前記酸化物層は、約５〜約２０ｎｍ
の厚さを有する、上記（１）に記載の方法。 （６）前記積層膜の前記酸化物層は、約６〜約１２ｎｍ
の厚さを有する、上記（５）に記載の方法。 （７）前記積層膜の前記ポリシリコン層は、ＣＶＤ，プ
ラズマＣＶＤ，およびスパッタリングよりなる群から選
択された付着プロセスによって形成される、上記（１）
に記載の方法。 （８）前記積層膜の前記ポリシリコン層は、約２５〜約
２００ｎｍの厚さを有する、上記（１）に記載の方法。 （９）前記積層膜の前記ポリシリコン層は、約８０〜約
１２０ｎｍの厚さを有する、上記（８）に記載の方法。 （１０）前記積層膜の前記窒化物層は、ＣＶＤ，プラズ
マＣＶＤ，およびスパッタリングよりなる群から選択さ
れた付着プロセスによって形成される、上記（１）に記
載の方法。 （１１）前記積層膜の前記窒化物層は、約５０〜約３０
０ｎｍの厚さを有する、上記（１）に記載の方法。 （１２）前記積層膜の前記窒化物層は、約１００〜約２
００ｎｍの厚さを有する、上記（１１）に記載の方法。 （１３）前記パターニングする工程は、リソグラフィ工
程およびエッチング工程を含む、上記（１）に記載の方
法。 （１４）前記リソグラフィ工程は、フォトレジストを前
記積層膜の前記窒化物層に設ける工程と、前記フォトレ
ジストを露光によってパターニングする工程と、前記フ
ォトレジストのパターンを現像する工程とを含む、上記
（１３）に記載の方法。 （１５）前記エッチング工程は、反応性イオンエッチン
グ（ＲＩＥ），イオンビームエッチング，プラズマエッ
チングよりなる群から選択されたドライエッチング・プ
ロセス、またはそれらの組合せを含む、上記（１３）に
記載の方法。 （１６）前記酸化する工程は、酸素含有雰囲気内で、約
８００℃以上の温度で約３０分以内の時間行われる、上
記（１）に記載の方法。 （１７）前記酸化する工程は、約９００〜約１０００℃
の温度で約５〜約１０分の時間行われる、上記（１６）
に記載の方法。 （１８）前記酸素含有雰囲気は、Ｏ2 ，オゾン，Ｎ
2 Ｏ，またはそれらの混合物を含む、上記（１６）に記
載の方法。 （１９）前記酸素含有雰囲気は、不活性ガスと混合さ
れ、前記不活性ガスが、前記混合物内に約９０％以下の
量存在している、上記（１６）に記載の方法。 （２０）前記熱成長酸化物層は、約１０〜約３０ｎｍの
厚さを有する、上記（１）に記載の方法。 （２１）前記熱成長酸化物層は、約１８〜約２４ｎｍの
厚さを有する、上記（２０）に記載の方法。 （２２）前記充填する工程は、ＣＶＤ，プラズマＣＶ
Ｄ，およびスパッタリングよりなる群から選択された付
着プロセスを含む、上記（１）に記載の方法。 （２３）前記トレンチ誘電体材料は、テトラエチルオル
トシリケート（ＴＥＯＳ），ＳｉＯ2 ，または流動性酸
化物である、上記（１）に記載の方法。 （２４）前記トレンチ誘電体材料は、ＴＥＯＳであり、
前記平坦化する工程の前に高密度化工程が用いられる、
上記（２３）に記載の方法。 （２５）前記平坦化する工程は、化学機械研磨または研
削を含む、上記（１）に記載の方法。 （２６）前記少なくとも１つのトレンチは、深いトレン
チ，通常深さのトレンチ，浅いトレンチ，またはそれら
の組合せである、上記（１）に記載の方法。 （２７）前記少なくとも１つのトレンチは、浅いトレン
チである、上記（２６）に記載の方法。 （２８）基板内に形成され、隣接する活性デバイス領域
を互いに電気的に分離する、少なくとも１つの実質的に
平坦化されたトレンチ分離領域を備えた半導体デバイス
であって、前記平坦化されたトレンチ分離領域が、前記
トレンチ分離領域の上面と前記基板の上面との間に完全
な角部を有する、半導体デバイス。 （２９）前記基板は、Ｓｉ，Ｇｅ，ＳｉＧｅ，ＧａＡ
ｓ，ＩｎＡｓ，ＩｎＰ，または層状の半導体よりなる、
上記（２８）に記載の半導体デバイス。 （３０）前記少なくとも１つの平坦化されたトレンチ分
離領域は、深いトレンチ分離領域，通常深さのトレンチ
分離領域，浅いトレンチ分離領域，またはそれらの組合
せを有する、上記（２８）に記載の半導体デバイス。 （３１）前記少なくとも１つの平坦化されたトレンチ分
離領域は、浅いトレンチ分離領域である、上記（３０）
に記載の半導体デバイス。 （３２）前記少なくとも１つの平坦化されたトレンチ分
離領域は、熱成長酸化物ライナーおよびトレンチ誘電体
材料を含む、上記（２８）に記載の半導体デバイス。 （３３）前記トレンチ誘電体材料は、テトラエチルオル
トシリケート（ＴＥＯＳ），ＳｉＯ2 ，または流動性酸
化物である、上記（３２）に記載の半導体デバイス。
【図１】ＳＴＩ領域を製造する際に従来の方法を用いた
構造の断面図である。
構造の断面図である。
【図２】ＳＴＩ領域を製造する際に従来の方法を用いた
構造の断面図である。
構造の断面図である。
【図３】ＳＴＩ領域を製造する際に従来の方法を用いた
構造の断面図である。
構造の断面図である。
【図４】ＳＴＩ領域を製造する際に従来の方法を用いた
構造の断面図である。
構造の断面図である。
【図５】ＳＴＩ領域を製造する際に従来の方法を用いた
構造の断面図である。
構造の断面図である。
【図６】ＳＴＩ領域を製造する際に本発明の方法を用い
た構造の断面図である。
た構造の断面図である。
【図７】ＳＴＩ領域を製造する際に本発明の方法を用い
た構造の断面図である。
た構造の断面図である。
【図８】ＳＴＩ領域を製造する際に本発明の方法を用い
た構造の断面図である。
た構造の断面図である。
【図９】ＳＴＩ領域を製造する際に本発明の方法を用い
た構造の断面図である。
た構造の断面図である。
【図１０】ＳＴＩ領域を製造する際に本発明の方法を用
いた構造の断面図である。
いた構造の断面図である。
１０ ウエハ １２，１００ 基板 １４，２４ 酸化物層 １６ 窒化物層 １７ 上面（窒化物層） １８ フォトレジスト ２０，１１０ トレンチ ２６ 酸化物プラグ ２８ 上面（酸化物プラグ） ３０ ディボット ３３ 側壁 ３４ 上側の角部 １０２ 積層膜 １０４ 下部の酸化物層 １０６ 中間部のポリシリコン層 １０８ 上部の窒化物層 １１２ コンフォーマルな酸化物層 １１４ トレンチ誘電体材料 １１６ ＳＴＩ領域
Claims (10)
- 【請求項１】半導体デバイスの製造方法において、実質
的に平坦なトレンチ分離領域を設ける方法であって、
（ａ）基板の表面上に、積層膜を形成する工程を含み、
前記積層膜は、酸化物層，ポリシリコン層，および窒化
物層からなり、（ｂ）前記基板内に、少なくとも１つの
トレンチを形成するために、前記積層膜をパターニング
する工程を含み、前記パターニングは、前記酸化物層，
ポリシリコン層，および窒化物層の側壁を露出し、
（ｃ）前記トレンチ内と、前記酸化物層および前記ポリ
シリコン層の前記露出された側壁上とにコンフォーマル
な酸化物層を熱成長させるために、前記少なくとも１つ
のトレンチと、前記酸化物層および前記ポリシリコン層
の前記露出された側壁とを酸化する工程と、（ｄ）前記
トレンチを、トレンチ誘電体材料で充填する工程と、
（ｅ）前記基板の前記表面まで平坦化する工程とを含
む、方法。 - 【請求項２】前記基板は、Ｓｉ，Ｇｅ，ＳｉＧｅ，Ｇａ
Ａｓ，ＩｎＡｓ，ＩｎＰ，または層状の半導体よりな
る、請求項１に記載の方法。 - 【請求項３】前記酸化する工程は、酸素含有雰囲気内
で、約８００℃以上の温度で約３０分以内の時間行われ
る、請求項１に記載の方法。 - 【請求項４】前記熱成長された酸化物層は、約１０〜約
３０ｎｍの厚さを有する、請求項１に記載の方法。 - 【請求項５】前記トレンチ誘電体材料は、テトラエチル
オルトシリケート（ＴＥＯＳ），ＳｉＯ2 ，または流動
性酸化物である、請求項１に記載の方法。 - 【請求項６】基板内に形成され、隣接する活性デバイス
領域を互いに電気的に分離する、少なくとも１つの実質
的に平坦化されたトレンチ分離領域を備えた半導体デバ
イスであって、前記平坦化されたトレンチ分離領域が、
前記トレンチ分離領域の上面と前記基板の上面との間に
完全な角部を有する、半導体デバイス。 - 【請求項７】前記基板は、Ｓｉ，Ｇｅ，ＳｉＧｅ，Ｇａ
Ａｓ，ＩｎＡｓ，ＩｎＰ，または層状の半導体よりな
る、請求項６に記載の半導体デバイス。 - 【請求項８】前記少なくとも１つの平坦化されたトレン
チ分離領域は、深いトレンチ分離領域，通常深さのトレ
ンチ分離領域，浅いトレンチ分離領域，またはそれらの
組合せを有する、請求項６に記載の半導体デバイス。 - 【請求項９】前記少なくとも１つの平坦化されたトレン
チ分離領域は、熱成長酸化物ライナーおよびトレンチ誘
電体材料を含む、請求項６に記載の半導体デバイス。 - 【請求項１０】前記トレンチ誘電体材料は、テトラエチ
ルオルトシリケート（ＴＥＯＳ），ＳｉＯ2 ，または流
動性酸化物である、請求項９に記載の半導体デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/520,502 US6413828B1 (en) | 2000-03-08 | 2000-03-08 | Process using poly-buffered STI |
| US09/520502 | 2000-03-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001267413A true JP2001267413A (ja) | 2001-09-28 |
Family
ID=24072872
Family Applications (1)
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