KR100480918B1 - 반도체 소자의 소자분리막 형성방법 - Google Patents

반도체 소자의 소자분리막 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 소자분리막 형성방법을 개시한다. 개시된 본 발명의 방법은, 실리콘 기판 상에 패드산화막을 형성하는 단계와, 상기 패드산화막 상에 식각 장벽 물질로서 다결정실리콘막을 형성하는 단계와, 상기 다결정실리콘막을 패터닝하여 기판 필드 영역 상의 패드산화막 부분을 노출시키는 단계와, 상기 노출된 패드산화막 부분 및 그 아래의 기판 필드 영역을 식각하여 트렌치를 형성하는 단계와, 상기 기판 결과물을 산화시켜 트렌치 표면 및 다결정실리콘막 패턴 표면에 제1산화막을 성장시키는 단계와, 상기 제1산화막을 제거하는 단계와, 상기 기판 결과물을 산화시켜 트렌치 표면 및 축소된 다결정실리콘막 패턴 표면에 제2산화막을 성장시키는 단계와, 상기 제2산화막 상에 선형질화막을 증착하는 단계와, 상기 선형질화막 상에 트렌치 매립용 산화막을 증착하는 단계와, 상기 다결정실리콘막 패턴 표면이 노출될때까지 트렌치 매립용 산화막과 선형질화막 및 제2산화막을 CMP하는 단계와, 상기 노출된 다결정실리콘막 패턴을 제거하는 단계와, 상기 기판 표면 상의 선형질화막, 제2산화막, 패드산화막 및 트렌치 매립용 산화막을 제거하는 단계를 포함한다. 본 발명에 따르면, 트렌치 식각시의 식각장벽 물질로서 질화막 대신에 다결정실리콘막을 사용함으로써 트렌치 매립 효과를 개선시킬 수 있으며, 아울러, 모트 발생을 방지할 수 있어 소자 제조수율 및 특성 저하를 방지할 수 있다.

Description

반도체 소자의 소자분리막 형성방법{Method for forming isolation layer of semiconductor device}
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는, STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법에 관한 것이다.
반도체 소자를 제조함에 있어서, 소자와 소자간의 전기적 분리를 위해 소자분리막을 형성하고 있으며, 이러한 소자분리막을 형성하기 위해 로코스(LOCOS) 및 STI(Shallow Trench Isolation) 공정이 이용되고 있다.
그런데, 로코스 공정에 의한 소자분리막은 그 상단 코너부에 새부리 형상의 버즈-빅(bird's-beak)이 발생되는 것과 관련해서 액티브 영역의 크기를 감소시키는 단점을 갖는 바, 집적도 측면을 고려할 때, 그 이용에 한계를 갖게 되었다.
반면, STI 공정에 의한 소자분리막은 작은 폭으로의 형성이 가능하여 액티브 영역의 크기를 확보할 수 있으며, 그래서, 현재 대부분의 반도체 소자는 작은 폭으로 형성 가능한 STI 공정을 이용해서 상기 소자분리막을 형성하고 있다.
이하에서는 종래의 STI 공정을 이용한 소자분리막 형성방법을 도 1a 내지 도 1c를 참조하여 간략하게 설명하도록 한다.
도 1a를 참조하면, 실리콘 기판(1) 상에 패드산화막(2)과 패드질화막(3)을 차례로 형성한 후, 상기 패드질화막(3)과 패드산화막(2)을 패터닝하여 소자분리 영역에 해당하는 기판 부분을 노출시킨다. 그런다음, 노출된 기판 부분을 식각하여 트렌치(4)를 형성한 후, 기판 트렌치 식각시의 식각 데미지(etch damage) 회복을 위해 기판 결과물에 대해 희생 산화 공정을 수행한다.
다음으로, 기판 결과물에 대해 습식 식각을 행하여 희생 산화 공정시 트렌치 표면에 형성된 제1산화막을 제거한 후, 재차 열산화 공정을 행하여 트렌치 표면에 제2산화막(5)을 형성한다. 그런다음, 기판 결과물 상에 액티브 영역에서의 기판 실리콘이 받는 스트레스를 억제시키기 위해 선형질화막(6)을 증착한다.
도 1b를 참조하면, 트렌치를 매립하도록 기판 결과물 상에 매립 특성이 우수한 HDP(High Density Plasma)-산화막(7)을 증착한 후, 패드질화막(3)이 노출될 때까지 상기 HDP-산화막(7)의 표면을 CMP(Chemical Mechanical Polishing)한다.
도 1c를 참조하면, 기판 트렌치 식각시에 식각 장벽으로 이용된 패드질화막을 인산 용액을 이용한 습식 식각으로 제거하고, 이 결과로서, 소자분리막(10)의 형성을 완성한다.
이후, 이온주입을 위한 세정 및 열산화 공정과 게이트 산화막 형성을 위한 세정 및 열산화 공정을 차례로 수행한다.
그러나, 전술한 종래의 STI 공정을 이용한 소자분리막 형성방법은 다음과 같은 문제점이 있다.
먼저, HDP-산화막 증착시, 매립 효과를 좋게 하기 위해서는 패드질화막의 두께를 낮게 해야 하지만, 패드질화막의 두께를 일정 두께 이하로 하게 되면, 리소그라피 공정의 특성 저하를 야기할 수 있으므로, 상기 패드질화막의 두께를 낮춤에 어려움이 있으며, 그래서, HDP-산화막의 매립 효과를 확보함에 한계가 있을 뿐만 아니라 보이드(void)의 발생을 피할 수 없다.
또한, 패드질화막을 제거하는 과정에서 선형질화막이 동시에 제거됨에 따라 상기 선형질화막이 제거된 부분에서 모트(Moat : M)가 발생됨은 물론, 이러한 모트 (M)가 도 2에 도시된 바와 같이 후속 게이트 산화막 성장 전의 HF 세정에서 트렌치 표면의 제2산화막(5)이 식각되어 더욱 깊이지기 때문에 상기 패드질화막의 제거 공정에 대한 공정 마진이 낮다. 예컨데, 질화막 제거 공정의 마진이 선형질화막을 사용하지 않았을때는 100%이지만, 선형질화막을 적용한 경우에는 20% 정도 밖에 안된다. 결국, 패드질화막의 제거시에 선형질화막의 제거를 방지할 수 없는 바, 모트의 발생 및 모트의 깊어짐을 방지함에 어려움이 있다.
게다가, 모트가 깊어지면, 게이트 전극 형성을 위한 식각 공정에서 하부 구조의 고단차화로 인해 모트 부분에서 게이트 잔류물이 발생하여 후속에서 비트라인 콘택 또는 스토리지 노드 콘택과 게이트 라인간의 쇼트가 일어나 소자의 제조수율이 저하된다.
아울러, 모트가 발생될 경우에는 이러한 모트가 트랜지스터 액티브 영역에 포함되어 전자 거동을 왜곡시키기 때문에 트랜지스터 특성을 열화시킨다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, HDP-산화막의 매립 효과를 개선시킬 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.
또한, 본 발명은 모트 발생을 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 다른 목적이 있다.
게다가, 본 발명은 모트 발생으로 인한 소자의 제조수율 및 트랜지스터 특성 저하를 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 또 다른 목적이 있다.
상기와 같은 목적을 달성하기 위해, 본 발명은, 실리콘 기판 상에 패드산화막을 형성하는 단계; 상기 패드산화막 상에 식각 장벽 물질로서 다결정실리콘막을 형성하는 단계; 상기 다결정실리콘막을 패터닝하여 기판 필드 영역 상의 패드산화막 부분을 노출시키는 단계; 상기 노출된 패드산화막 부분 및 그 아래의 기판 필드 영역을 식각하여 트렌치를 형성하는 단계; 상기 기판 결과물을 산화시켜 트렌치 표면 및 다결정실리콘막 패턴 표면에 제1산화막을 성장시키는 단계; 상기 제1산화막을 제거하는 단계; 상기 기판 결과물을 재차 산화시켜 트렌치 표면 및 축소된 다결정실리콘막 패턴 표면에 제2산화막을 성장시키는 단계; 상기 제2산화막 상에 선형질화막을 증착하는 단계; 상기 선형질화막 상에 트렌치 매립용 산화막을 증착하는 단계; 상기 다결정실리콘막 패턴 표면이 노출될 때까지 트렌치 매립용 산화막과 선형질화막 및 제2산화막을 CMP하는 단계; 상기 노출된 다결정실리콘막 패턴을 제거하는 단계; 상기 기판 표면 상의 선형질화막, 제2산화막, 패드산화막 및 트렌치 매립용 산화막을 제거하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법을 제공한다.
여기서, 상기 다결정실리콘막은 인 또는 보론이 도핑된 것이며, 600℃ 이하에서 비정질실리콘을 증착하여 형성하거나 600℃ 이상에서 결정질실리콘을 증착하여 형성한다. 아울러, 상기 다결정실리콘막은 200∼2000Å 두께로 형성한다.
상기 제1 및 제2산화막은 각각 20∼200Å 두께로 성장시킨다.
상기 제1산화막을 제거하는 단계는 HF 계열의 케미컬을 이용한 습식 식각으로 수행하며, 이때, 상기 HF 계열의 케미컬은 HF+H2O의 혼합 케미컬 또는 HF+NH4F의 혼합 케미컬이다.
상기 다결정실리콘막 패턴을 제거하는 단계는 건식 식각 또는 HNO3 계열의 케미컬을 이용한 습식 식각으로 수행하며, 상기 기판 표면 상의 선형질화막, 제2산화막, 패드산화막 및 트렌치 매립용 산화막을 제거하는 단계는 HF 계열의 케미컬을 이용한 습식 식각으로 수행한다. 또한, 상기 다결정실리콘막을 제거하는 단계와 상기 기판 표면 상의 선형질화막, 제2산화막, 패드산화막 및 트렌치 매립용 산화막을 제거하는 단계는 HNO3와 HF의 혼합 케미컬을 이용한 1회의 습식 식각으로 동시에 수행하는 것도 가능하다.
본 발명에 따르면, 트렌치 식각시의 식각 장벽 물질로서 패드질화막 대신에 다결정실리콘막을 사용함으로써 트렌치 매립용 산화막의 매립 효과를 개선시킬 수있으며, 아울러, 모트 발생을 방지할 수 있어 소자 제조수율 및 특성 저하를 방지할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도이다.
도 3a를 참조하면, 실리콘 기판(31) 상에 패드산화막(32)을 형성한 후, 상기 패드산화막(32) 상에 후속하는 기판 트렌치 식각시의 식각 장벽 물질로서 다결정실리콘막(33)을 증착한다. 상기 다결정실리콘막(33)은 인(P) 또는 보론(B)이 도핑된 것으로, 600℃ 이하에서 비정질실리콘을 증착하여 형성하거나, 또는, 600℃ 이상에서 결정질실리콘을 증착하여 형성한다. 아울러, 상기 다결정실리콘막(33)의 증착 두께는 200∼2000Å 정도로 한다.
도 3b를 참조하면, 공지의 포토리소그라피 공정에 따라 다결정실리콘막(33)과 패드산화막(32)을 패터닝하여 소자분리막이 형성될 기판 부분을 노출시킨 후, 노출된 기판 부분을 식각하여 트렌치(34)를 형성한다. 그런다음, 기판 트렌치 식각시의 식각 데미지를 회복시키기 위해 기판 결과물에 대해 희생 산화 공정을 수행한다. 이때, 트렌치(34) 표면 및 패터닝된 다결정실리콘막(33a : 이하, 다결정실리콘막 패턴이라 칭함)의 표면이 산화됨으로써 다결정실리콘막 패턴(33a)의 표면 및 트렌치(34) 표면에는 제1산화막(35)이 형성된다. 상기 제1산화막(35)은 바람직하게 20∼200Å 두께로 성장시킨다.
도 3c를 참조하면, 제1산화막을 HF 계열의 케미컬, 예컨데, HF+H2O의 혼합 케미컬 또는 HF+NH4F의 혼합 케미컬을 이용한 습식 식각으로 제거한다. 이때, 상기 제1산화막이 제거됨에 따라 다결정실리콘막 패턴(33a)의 크기는 감소된다. 계속해서, 상기 기판 결과물에 대해 산화 공정을 행하여 트렌치(34) 표면 및 다결정실리콘막 패턴(33a) 표면에 20∼200Å 두께로 제2산화막(36)을 성장시킨다. 그런다음, 상기 제2산화막(36) 상에 액티브 영역에서의 기판 실리콘이 받는 스트레스를 억제시키기 위해 선형질화막(37)을 증착한다.
도 3d를 참조하면, 트렌치를 매립하도록 기판 결과물 상에 매립 특성이 우수한 HDP-산화막(38)을 증착하고, 그런다음, 다결정실리콘막 패턴(33a)이 노출될 때까지 상기 HDP-산화막(38)의 표면을 CMP한다.
여기서, 본 발명의 방법은 기판 트렌치 식각시의 식각 장벽 물질로서 다결정실리콘막을 이용하며, 이러한 다결정실리콘막은 희생 산화 및 세정을 통해 그 두께를 감소시켰기 때문에 상기 HDP-산화막(38)의 증착시, 보이드의 발생없이 트렌치 매립 효과를 높일 수 있다.
도 3e를 참조하면, 노출된 다결정실리콘막 패턴을 건식 식각, 또는, HNO3 계열의 케미컬을 이용한 습식 식각으로 제거한다.
여기서, 종래의 STI 공정에서는 기판 트렌치 식각시의 식각 장벽 물질로서 질화막(=패드질화막)을 이용하며, 이에 따라, 후속하는 인산 처리 공정, 즉, 인산 케미컬을 이용한 상기 질화막의 습식 식각시에 선형질화막의 원치 않는 식각에 의한 모트가 발생된다. 반면, 본 발명의 방법은 식각 장벽 물질로서 다결정실리콘막을 이용하며, 이러한 다결정실리콘막은 질화막에 대해 식각선택비를 갖는 HNO3 계열의 케미컬을 이용한 습식 식각으로 제거하므로, 인산 처리가 수행되지 않는 것과 관련해서 선형질화막의 원치 않는 식각은 일어나지 않으며, 그래서, 공정 마진을 확보하면서도 모트 발생이 초래되지 않아 소자 제조수율 및 특성 저하를 방지할 수 있게 된다.
도 3f를 참조하면, HF 계열의 케미컬을 이용한 습식 식각을 통해서 기판 표면 상의 선형질화막 부분, 제2산화막, 패드산화막 및 HDP-산화막의 표면 일부 두께를 제거하고, 이 결과로서, 소자분리막(40)을 형성한다.
한편, 전술한 본 발명의 실시예에서는 다결정실리콘막과 선형질화막의 식각을 HNO3 계열의 케미컬 및 HF 계열의 케미컬을 이용한 습식 식각을 통해 각각 수행하였지만, 본 발명의 다른 실시예로서 상기 다결정실리콘막과 선형질화막의 식각을 HNO3와 HF의 혼합 케미컬을 이용한 1회의 습식 식각으로 동시에 수행할 수도 있다.
이상에서와 같이, 본 발명은 기판 트렌치 식각시의 식각 장벽 물질로서 패드질화막 대신에 다결정실리콘막을 사용함으로써 후속하는 희생산화 및 세정 공정을 통해 전체 단차를 줄일 수 있으며, 이에 따라, 트렌치 매립 불량을 억제시킬 수 있다.
또한, 본 발명은 식각 장벽 물질로서 패드질화막 대신에 다결정실리콘막을 사용함으로써 상기 패드질화막을 제거하기 위한 인산 처리 공정이 필요치 않으며, 이에 따라, 인산 처리를 위한 장치 투자가 필요치 않음은 물론 선형질화막의 과도한 제거에 기인하는 모트 발생 및 깊어짐을 방지할 수 있다.
게다가, 본 발명은 모트 발생을 방지할 수 있음으로해서 험프 등과 같은 소자 특성 저항을 방지할 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
도 1a 내지 도 1c는 종래의 소자분리막 형성방법을 설명하기 위한 공정별 단면도.
도 2는 종래 문제점을 설명하기 위한 단면도.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
31 : 실리콘 기판 32 : 패드산화막
33 : 다결정실리콘막 33a : 다결정실리콘막 패턴
34 : 트렌치 35 : 제1산화막
36 : 제2산화막 37 : 선형질화막
38 : HDP-산화막 40: 소자분리막

Claims (10)

  1. 실리콘 기판 상에 패드산화막을 형성하는 단계;
    상기 패드산화막 상에 식각 장벽 물질로서 다결정실리콘막을 형성하는 단계;
    상기 다결정실리콘막을 패터닝하여 기판 필드 영역 상의 패드산화막 부분을 노출시키는 단계;
    상기 노출된 패드산화막 부분 및 그 아래의 기판 필드 영역을 식각하여 트렌치를 형성하는 단계;
    상기 기판 결과물을 산화시켜 트렌치 표면 및 다결정실리콘막 패턴 표면에 제1산화막을 성장시키는 단계;
    상기 제1산화막을 제거하는 단계;
    상기 기판 결과물을 재차 산화시켜 트렌치 표면 및 축소된 다결정실리콘막 패턴 표면에 제2산화막을 성장시키는 단계;
    상기 제2산화막 상에 선형질화막을 증착하는 단계;
    상기 선형질화막 상에 트렌치 매립용 산화막을 증착하는 단계;
    상기 다결정실리콘막 패턴 표면이 노출될 때까지 트렌치 매립용 산화막과 선형질화막 및 제2산화막을 CMP하는 단계;
    상기 노출된 다결정실리콘막 패턴을 제거하는 단계;
    상기 기판 표면 상의 선형질화막, 제2산화막, 패드산화막 및 트렌치 매립용 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  2. 제 1 항에 있어서, 상기 다결정실리콘막은 인 또는 보론이 도핑된 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  3. 제 1 항에 있어서, 상기 다결정실리콘막은 600℃ 이하에서 비정질실리콘을 증착하여 형성하거나, 또는, 600℃ 이상에서 결정질실리콘을 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  4. 제 1 항에 있어서, 상기 다결정실리콘막은 200∼2000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  5. 제 1 항에 있어서, 상기 제1 및 제2산화막은 20∼200Å 두께로 성장시키는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  6. 제 1 항에 있어서, 상기 제1산화막을 제거하는 단계는 HF 계열의 케미컬을 이용한 습식 식각으로 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  7. 제 6 항에 있어서, 상기 HF 계열의 케미컬은 HF+H2O의 혼합 케미컬 또는 HF+NH4F의 혼합 케미컬인 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  8. 제 1 항에 있어서, 상기 다결정실리콘막 패턴을 제거하는 단계는 건식 식각 또는 HNO3 계열의 케미컬을 이용한 습식 식각으로 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  9. 제 1 항에 있어서, 상기 기판 표면 상의 선형질화막, 제2산화막, 패드산화막 및 트렌치 매립용 산화막을 제거하는 단계는 HF 계열의 케미컬을 이용한 습식 식각으로 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  10. 제 1 항에 있어서, 상기 다결정실리콘막을 제거하는 단계와 상기 기판 표면 상의 선형질화막, 제2산화막, 패드산화막 및 트렌치 매립용 산화막을 제거하는 단계는 HNO3와 HF의 혼합 케미컬을 이용한 1회의 습식 식각으로 동시에 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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