KR20010064420A - 반도체장치의 소자분리막 형성방법 - Google Patents
반도체장치의 소자분리막 형성방법 Download PDFInfo
- Publication number
- KR20010064420A KR20010064420A KR1019990064616A KR19990064616A KR20010064420A KR 20010064420 A KR20010064420 A KR 20010064420A KR 1019990064616 A KR1019990064616 A KR 1019990064616A KR 19990064616 A KR19990064616 A KR 19990064616A KR 20010064420 A KR20010064420 A KR 20010064420A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- substrate
- pad
- device isolation
- trench
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 50
- 238000002955 isolation Methods 0.000 title claims abstract description 44
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 48
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 37
- 229920005591 polysilicon Polymers 0.000 claims abstract description 37
- 238000005530 etching Methods 0.000 claims abstract description 25
- 238000005498 polishing Methods 0.000 claims abstract description 7
- 238000011049 filling Methods 0.000 claims abstract description 3
- 238000000206 photolithography Methods 0.000 claims abstract description 3
- 230000003647 oxidation Effects 0.000 claims description 8
- 238000007254 oxidation reaction Methods 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 6
- 238000010438 heat treatment Methods 0.000 claims description 6
- 238000005229 chemical vapour deposition Methods 0.000 claims description 5
- 238000000926 separation method Methods 0.000 claims 1
- 239000000126 substance Substances 0.000 abstract description 8
- 229910004298 SiO 2 Inorganic materials 0.000 abstract description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 5
- 238000001039 wet etching Methods 0.000 abstract description 5
- 238000007517 polishing process Methods 0.000 abstract description 3
- 238000004519 manufacturing process Methods 0.000 description 13
- 238000005516 engineering process Methods 0.000 description 12
- 230000007547 defect Effects 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000007789 gas Substances 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
- H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
- H01L21/02183—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing tantalum, e.g. Ta2O5
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Element Separation (AREA)
Abstract
본 발명은 STI형 소자분리막 형성방법에 관한 것으로서, 특히 이 방법은 반도체기판 상부에 순차적으로 패드 Ta2O5막과 폴리실리콘막을 순차 적층하고, 소자분리 마스크를 이용한 사진 및 식각 공정으로 폴리실리콘막과 패드 Ta2O5막을 패터닝한 후에 기판을 소정 깊이로 식각하여 트렌치를 형성하고, 트렌치가 형성된 기판에 희생 산화막을 형성하고 이를 제거한 후에, 결과물에 라이너 산화막을 형성하고, 트렌치 내부에 갭필 산화막을 채워넣고 이를 화학적기계적연마한 후에, 소자분리막과 기판 표면의 단차를 줄이기 위해 갭필 산화막 및 라이너 산화막을 소정 두께로 습식 식각하고, 패드 Ta2O5막과 폴리실리콘막 패턴을 제거하여 기판에 산화막으로 이루어진 소자분리막을 형성한다. 그러므로, 본 발명은 실리콘 산화막(SiO2)에 비해 식각 내성이 우수한 Ta2O5에 의해 갭필 산화막 연마공정 이후 실시되는 습식 식각 및 폴리실리콘 제거 공정시 식각 용액으로부터 기판 표면을 안전하게 보호할 수 있다.
Description
본 발명은 반도체장치의 소자분리막 형성방법에 관한 것으로서, 특히 트렌치구조의 소자분리막 제조 공정시 마스크층인 질화막을 폴리실리콘막으로 대체할 경우 활성 영역의 표면 피트 결함을 억제하는 반도체장치의 소자분리막 형성방법에 관한 것이다.
최근 반도체장치의 제조기술의 발달과 메모리소자의 응용분야가 확장되어 감에 따라 대용량의 메모리소자의 개발이 진척되고 있는데, 이러한 메모리소자의 대용량화는 각 세대마다 2배로 진행하는 미세공정기술을 기본으로 한 메모리셀 연구에 의해 추진되어 오고 있다. 특히 소자간을 분리하는 소자분리막의 축소는 메모리소자의 미세화 기술에 있어서 중요한 항목중의 하나로 대두되고 있다.
종래의 소자분리기술로는 반도체기판상에 두꺼운 산화막을 선택적으로 성장시켜 소자분리막을 형성하는 로커스(LOCal Oxidation of Silicon: 이하 LOCOS라 함) 기술이 최근까지 주종을 이루었다. 그러나, LOCOS 기술은 소자분리막의 측면확산 및 버즈비크(bird's beak)에 의해 소자분리영역의 폭을 감소시킬 수 없었다. 그러므로, 소자설계치수가 서브미크론(submicron) 이하로 줄어드는 대용량의 메모리소자에 있어서는 LOCOS 기술의 적용이 불가능하기 때문에 새로운 소자분리 기술이 필요하게 되었다.
이에 따라, 새로운 소자분리기술의 필요성과 식각(etching) 기술의 발달로 반도체기판에 폭 1Å이하, 깊이가 수십 내지 수백Å 정도의 트렌치를 형성하여 소자간을 전기적으로 분리할 수 있는 트렌치(trench) 소자분리 기술이 나오게 되었다. 이 트렌치 소자분리기술은 종래의 LOCOS 기술에 비해 80%에 가까운 소자분리영역의 축소가 가능해졌다.
더욱이, 최근에는 웨이퍼기판에 가해지는 스트레스를 크게 줄이면서 트렌치 소자분리막의 문제점을 개선한 STI(Shallow Trench Isolation) 공정이 등장하게 되었다. 이 STI 공정은 반도체기판에 일정한 깊이를 갖는 트렌치를 형성하고 이 트렌치에 화학기상증착법으로 산화막을 증착하고서 화학적기계적연마(Chemical Mechanical Polishing) 공정으로 불필요한 산화막을 식각하여 소자분리막을 형성하는 기술이다.
그런데, 통상의 STI 공정은 기판내에 트렌치를 형성하기 위한 마스크 패턴으로서 실리콘산화막(SiO2)과 질화막(SiN)을 적층해서 사용하고 있다. 그러나, 상기 질화막은 제조 공정시 발생하는 기판 하부로의 응력을 충분히 소화할 수 없다는 문제점이 있었다.
이를 위해서, 개선된 STI 기술은 트렌치 마스크 패턴으로서 질화막 대신에 하부에 가해지는 응력을 줄일 수 있는 폴리실리콘을 이용하고 있다.
그러나, 폴리실리콘막을 마스크층으로 이용시 폴리실리콘의 결정립때문에 이후 진행되는 습식 식각 공정(갭필 산화막을 연마한 후에 잔여 폴리실리콘막의 두께가 낮은 상태에서 활성 영역과 필드 영역의 단차를 줄이기 위해 트렌치 부위의 산화막을 셀로우 딥(shallow dip)하는 공정)에서 결정립을 통해 식각액이 흘러 하부의 패드 산화막을 식각시킨다는 단점이 있었다.
이렇게 패드 산화막의 국부적 식각이 발생하게 되면, 이후 폴리실리콘 제거시 패드 산화막이 존재하지 않는 부분에서 폴리실리콘의 식각액이 투입되어 기판표면에 피트(pit) 결함을 발생하게 된다. 이러한 기판 결함은 희생 산화막 공정으로도 완전히 제거되지 않고 이후 게이트 산화막 성장에도 영향을 미쳐 반도체 제조 공정의 신뢰성 및 수율을 저하시키게 된다.
본 발명의 목적은 STI 제조 공정시 마스크 패턴으로서 폴리실리콘을 이용할 경우 실리콘 산화막(SiO2)에 비해 식각 내성이 우수한 Ta2O5를 사용함으로써 습식 식각 공정과 폴리실리콘 제거 공정시 기판 표면 피트 결함을 방지하여 반도체 제조 공정의 수율 및 신뢰성을 높일 수 있는 반도체장치의 소자분리막 형성방법을 제공하는데 있다.
도 1 내지 도 7은 본 발명에 따른 트렌치 제조시 Ta2O5마스크 패턴을 이용한 반도체장치의 STI형 소자분리막 형성방법을 설명하기 위한 공정 순서도.
*도면의 주요 부분에 대한 부호의 설명*
10: 실리콘 기판 12: 패드 Ta2O5막
14: 폴리실리콘막 16: 포토레지스트 패턴
18: 트렌치 20: 라이너 산화막
22: 갭필 산화막 ISO: 기판의 소자분리 영역
상기 목적을 달성하기 위하여 본 발명은 반도체기판에 소자의 활성 영역 및 분리 영역을 정의하기 위한 트렌치 구조의 소자분리막을 형성함에 있어서, 반도체기판 상부에 순차적으로 패드 Ta2O5막과 폴리실리콘막을 순차 적층한 후에 소자분리 마스크를 이용한 사진 및 식각 공정을 진행하여 적층된 폴리실리콘막과 패드 Ta2O5막을 패터닝해서, 이후 소자분리 영역이 될 기판 부위를 개방하는 단계와, 패터닝된 폴리실리콘막과 패드 Ta2O5막에 의해 드러난 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계와, 산화 공정을 진행하여 트렌치가 형성된 기판에 희생 산화막을 형성한 후에 이를 제거하는 단계와, 트렌치가 형성된 결과물에 라이너 산화막을 형성하는 단계와, 트렌치 내부에 갭필 산화막을 채워넣고 이를 화학적기계적연마하는 단계와, 패드 Ta2O5막과 폴리실리콘막 패턴을 제거하여 기판에 산화막으로 이루어진 소자분리막을 형성하는 단계를 포함한다.
본 발명의 제조 방법에 있어서, 상기 패드 Ta2O5막의 두께는 50∼200Å이고, 그 증착 공정은 화학기상증착법을 이용하되, Ta2O5막을 증착한 후에 고온 열처리 공정을 추가 실시한다. 상기 고온 열처리 공정은 800∼1050℃에서 10초∼100분간 O2또는 O3분위기에서 진행하고, 추가적으로 N2O 가스를 공급할 수 있다.
본 발명의 제조 방법에 있어서, 상기 패드 Ta2O5막을 증착하기전에, 이후 Ta2O5막의 용이한 제거를 위해 기판 상부에 산화막을 추가 형성하는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 1 내지 도 7은 본 발명에 따른 트렌치 제조시 Ta2O5마스크 패턴을 이용한 반도체장치의 STI형 소자분리막 형성방법을 설명하기 위한 공정 순서도이다.
이를 참조하면, 본 발명의 STI형 소자분리막 제조 공정은 다음과 같다.
우선, 도 1에 도시된 바와 같이, 반도체기판으로서 실리콘기판(10)에 이후증착될 폴리실리콘막의 스트레스 완화, 기판의 식각 결함을 방지하기 위해 50∼200Å정도의 패드 Ta2O5막(12)을 증착한다. 여기서, 패드 Ta2O5막(12)의 증착은 화학기상증착법을 이용하되, 저압 또는 플라즈마 및 금속 유기 화학기상증착 챔버에서 실시하도록 한다. 그리고, 패드 Ta2O5막(12)을 증착한 후에 Ta2O5막내의 공공을 줄이기 위해 고온 열처리 공정을 추가 실시할 수 있다. 이는 800∼1050℃에서 10초∼100분간 O2또는 O3분위기에서 진행하고, 추가적으로 N2O 가스를 공급할 수도 있다.
그리고, 상기 패드 Ta2O5막(12) 상부에 소자분리 영역을 정의하기 위한 식각 마스크 패턴이며 이후 갭필 산화막 화학적기계적연마시 식각 정지용으로 사용되는 폴리실리콘막(14)을 500∼4000Å 두께로 증착한다. 이때, 폴리실리콘막(14)은 비정질 또는 결정질 실리콘막을 단독으로 사용할 수 있으며 비정질과 결정질 실리콘막의 비율을 1∼9:1 비율로 해서 사용할 수도 있다.
한편, 도면에 도시되지는 않았지만, 상기 폴리실리콘막(14) 상부에 용이한 사진 공정을 진행하기 위하여 하드 마스크로서 실리콘질산화막(SiON)을 추가 증착할 수도 있다.
그 다음, 도 2에 도시된 바와 같이, 소자분리 마스크를 이용한 사진 공정을 실시하여 상기 폴리실리콘막(14) 상부에 포토레지스트 패턴(16)을 형성한다.
그 다음, 도 3에 도시된 바와 같이, 상기 결과물에 식각 공정을 실시하여 포토레지스트 패턴(16)에 맞추어 적층된 폴리실리콘막(14)과 패드 Ta2O5막(12)을 패터닝해서, 이후 소자분리 영역이 될 기판 부위를 개방한다.
그리고, 패터닝된 폴리실리콘막(14')과 패드 Ta2O5막(12')에 의해 드러난 기판을 소정 깊이, 예컨대 1500∼7000Å정도 식각하여 트렌치(18)를 형성한다. 도면 부호 M은 식각된 폴리실리콘막(14')과 패드 Ta2O5막(12')으로 이루어진 패턴을 정의한 것이다.
그 다음, 도면에 도시되지는 않았지만, 트렌치(18) 형성을 위한 식각 공정시 발생하는 기판 손상을 제거하면서 트렌치 모서리를 완만하게 하기 위하여 희생 산화 공정을 실시한다. 예를 들면, 산화 공정(800∼1200℃ 온도)을 진행하여 트렌치(18)가 형성된 기판(10)에 희생 산화막(미도시)을 50∼500Å정도 형성한 후에 이 식각 공정으로 이 막을 제거한다.
그 다음, 도 4에 도시된 바와 같이, 상기 결과물에 산화 공정을 실시하여 이후 트렌치로 매립될 갭필 산화막과 기판 사이의 라이너 산화막(20)을 20∼150Å정도 형성한다. 이때, 라이너 산화막(20)으로는 실리콘 산화막(SiO2) 또는 Ta2O5를 사용하도록 한다. 만약 Ta2O5을 사용할 경우 덴서피케이션 어닐(densification anneal)로 식각 내성을 높일 수 있다. 이 어닐 공정은 800∼1050℃의 온도에서 진행하되, 반응가스로서 O2, N2O, O2/O3를 단독으로 사용하거나 혼합 가스를 사용하는 것이다.
그 다음, 도 5에 도시된 바와 같이, 고밀도 플라즈마 방식을 이용하여 상기 결과물에 갭필 산화막(22)을 3500∼700Å정도 증착하여 트렌치(18) 내부에 이를 채워넣는다. 이때, 갭필 산화막(22)은 O3-TEOS(Tetra Ethyl Ortho Silicate) 또는 HDP(High Density Plasma) 등의 갭필 특성이 양호한 물질을 사용한다.
그리고, 갭필 산화막(22)의 밀도를 높이기 위하여 950∼1200℃에서 어닐 공정을 실시한다.
그 다음, 도 6에 도시된 바와 같이, 상기 결과물을 CMP(Chemical Mechanical Polishing) 공정으로 평탄화하고, HF 또는 BOE를 이용한 세정 공정을 실시하여 이후 소자 분리막의 높이가 실리콘 기판에 대해 150∼500Å정도 높아지도록(단차가 적도록) 결과물을 식각한다. 즉, 갭필 산화막(22')을 화학적기계적연마한 후에 잔여 폴리실리콘막(14')의 두께가 낮은 상태에서 활성 영역과 소자분리영역의 단차를 줄이기 위해 트렌치 부위의 평탄화된 라이너 산화막(20')과 갭필 산화막(22')을 셀로우 딥(shallow dip)할 때 폴리실리콘막 패턴(14')의 결정립을 통과하는 산화용 식각액이 Ta2O5막(12')으로 흐를 경우 식각액에 대한 Ta2O5막의 식각 내성이 크므로 식각 용액으로부터 기판 손상을 방지할 수 있다.
이하, 표 1은 습식 식각 공정시 열 산화막과 Ta2O5막의 식각 내성을 비교한 것이다.
| 식각액 | 열산화막(Å/sec) | Ta2O5막(Å/sec) |
| DI : HF = 5:1 | 10 | 0.125 |
| DI : HF = 50: 1 | 1 | 0.0125 |
이를 참조하면, 본 발명의 소자분리용 마스크 패턴의 Ta2O5막(12')이 산화막(SiO2)에 비해 식각 내성이 양호함을 알 수 있다.
그 다음, 도 7에 도시된 바와 같이, 상기 폴리실리콘막 패턴(14')을 제거하하고, 패드 Ta2O5막(12')을 제거하여 기판에 산화막(20',22')으로 이루어진 소자분리막(ISO)을 형성한다. 이때, 폴리실리콘막 패턴(14') 제거시 식각 용액으로부터 기판 표면을 Ta2O5막(12')이 보호하기 때문에 기판 표면의 피트 결함 발생을 억제한다.
본 발명의 제조 방법에 있어서, 상기 패드 Ta2O5막(12)을 증착하기전에, 이후 Ta2O5막의 용이한 제거를 위해 기판(10)과 패드 Ta2O5막(12)사이에 산화막을 추가 형성할 수도 있다.
상술한 바와 같이, 본 발명은 STI형 소자분리 공정시 마스크 패턴으로서 폴리실리콘을 사용할 경우 기판과 폴리실리콘막 사이에 실리콘산화막(SiO2)에 비해 식각 내성이 좋은 Ta2O5막을 패드막으로 사용함으로써 이후 갭필 산화막 화학적기계적화학적기계적연마 공정을 실시한 후에 소자분리막과 기판 표면의 단차를 낮추기 위해 실시되는 습식 식각 공정과 폴리실리콘막 제거 과정에서 발생되는 기판의 표면결함을 방지한다.
그러므로, 본 발명은 반도체 제조 공정의 수율 및 신뢰성을 크게 향상시킬 수 있다.
Claims (6)
- 반도체기판에 소자의 활성 영역 및 분리 영역을 정의하기 위한 트렌치 구조의 소자분리막을 형성함에 있어서,반도체기판 상부에 순차적으로 패드 Ta2O5막과 폴리실리콘막을 순차 적층한 후에 소자분리 마스크를 이용한 사진 및 식각 공정을 진행하여 상기 적층된 폴리실리콘막과 패드 Ta2O5막을 패터닝해서, 이후 소자분리 영역이 될 기판 부위를 개방하는 단계;상기 패터닝된 폴리실리콘막과 패드 Ta2O5막에 의해 드러난 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계;산화 공정을 진행하여 상기 트렌치가 형성된 기판에 희생 산화막을 형성한 후에 이를 제거하는 단계;상기 트렌치가 형성된 결과물에 라이너 산화막을 형성하는 단계;상기 트렌치 내부에 갭필 산화막을 채워넣고 이를 화학적기계적연마하는 단계; 및상기 패드 Ta2O5막과 폴리실리콘막 패턴을 제거하여 기판에 산화막으로 이루어진 소자분리막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체장치의 소자분리막 형성방법.
- 제 1항에 있어서, 상기 패드 Ta2O5막의 두께는 50∼200Å인 것을 특징으로 하는 반도체장치의 소자분리막 형성방법.
- 제 1항에 있어서, 상기 패드 Ta2O5막의 증착 공정은 화학기상증착법을 이용하고 Ta2O5막을 증착한 후에 고온 열처리 공정을 추가 실시하는 것을 특징으로 하는 반도체장치의 소자분리막 형성방법.
- 제 3항에 있어서, 상기 고온 열처리 공정은 800∼1050℃에서 10초∼100분간 O2또는 O3분위기에서 진행하는 것을 특징으로 하는 반도체장치의 소자분리막 형성방법.
- 제 4항에 있어서, 상기 고온 열처리 공정시 N2O 가스를 추가 공급하는 것을 특징으로 하는 반도체장치의 소자분리막 형성방법.
- 제 1항에 있어서, 상기 패드 Ta2O5막을 증착하기전에, 이후 Ta2O5막의 용이한 제거를 위해 상기 기판 상부에 산화막을 추가 형성하는 것을 특징으로 하는 반도체장치의 소자분리막 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990064616A KR100321174B1 (ko) | 1999-12-29 | 1999-12-29 | 반도체장치의 소자분리막 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990064616A KR100321174B1 (ko) | 1999-12-29 | 1999-12-29 | 반도체장치의 소자분리막 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010064420A true KR20010064420A (ko) | 2001-07-09 |
| KR100321174B1 KR100321174B1 (ko) | 2002-03-18 |
Family
ID=19631887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990064616A KR100321174B1 (ko) | 1999-12-29 | 1999-12-29 | 반도체장치의 소자분리막 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100321174B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100480918B1 (ko) * | 2003-06-27 | 2005-04-07 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
| CN110931421A (zh) * | 2018-09-20 | 2020-03-27 | 长鑫存储技术有限公司 | 浅沟槽隔离结构及制作方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100451319B1 (ko) * | 2002-03-20 | 2004-10-06 | 주식회사 하이닉스반도체 | 반도체소자의 소자분리막 제조방법 |
-
1999
- 1999-12-29 KR KR1019990064616A patent/KR100321174B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100480918B1 (ko) * | 2003-06-27 | 2005-04-07 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
| CN110931421A (zh) * | 2018-09-20 | 2020-03-27 | 长鑫存储技术有限公司 | 浅沟槽隔离结构及制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100321174B1 (ko) | 2002-03-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20010006839A1 (en) | Method for manufacturing shallow trench isolation in semiconductor device | |
| KR100567022B1 (ko) | 반도체소자의 트렌치를 이용한 소자분리막 형성방법 | |
| US7238586B2 (en) | Seamless trench fill method utilizing sub-atmospheric pressure chemical vapor deposition technique | |
| US6602792B2 (en) | Method for reducing stress of sidewall oxide layer of shallow trench isolation | |
| US7795110B2 (en) | Trench isolation type semiconductor device which prevents a recess from being formed in a field region and method of fabricating the same | |
| US6503815B1 (en) | Method for reducing stress and encroachment of sidewall oxide layer of shallow trench isolation | |
| KR100321174B1 (ko) | 반도체장치의 소자분리막 형성방법 | |
| KR20010008579A (ko) | 반도체장치의 ｓｔｉ형 소자분리막 형성방법 | |
| KR20010046153A (ko) | 반도체장치의 트렌치 구조의 소자분리막 형성방법 | |
| US7566924B2 (en) | Semiconductor device with gate spacer of positive slope and fabrication method thereof | |
| KR100305144B1 (ko) | 반도체장치의 ｓｔｉ형 소자분리막 형성방법 | |
| US20030194870A1 (en) | Method for forming sidewall oxide layer of shallow trench isolation with reduced stress and encroachment | |
| KR101077014B1 (ko) | 반도체 소자의 소자분리막 제조방법 | |
| KR100567070B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR100363699B1 (ko) | 반도체장치의 제조방법 | |
| KR100422959B1 (ko) | 반도체소자의 소자분리절연막 형성방법 | |
| KR100305145B1 (ko) | 반도체장치의 ｓｔｉ형 소자분리막 형성방법 | |
| KR100342861B1 (ko) | 반도체장치의소자분리막형성방법 | |
| KR20010008607A (ko) | 반도체장치의 소자분리막 형성방법 | |
| KR100327571B1 (ko) | 반도체장치의 소자분리막 형성방법 | |
| KR100355608B1 (ko) | 반도체장치의 소자분리막 형성방법 | |
| US7067390B2 (en) | Method for forming isolation layer of semiconductor device | |
| KR100505427B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| US6780774B2 (en) | Method of semiconductor device isolation | |
| KR100538809B1 (ko) | Ｎｆ3 ｈｄｐ 산화막을 이용한 소자분리막 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19991229 |
|
| PA0201 | Request for examination | ||
| PG1501 | Laying open of application | ||
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20011020 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20020104 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20020105 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20041220 Start annual number: 4 End annual number: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20051219 Start annual number: 5 End annual number: 5 |
|
| PR1001 | Payment of annual fee |
Payment date: 20061211 Start annual number: 6 End annual number: 6 |
|
| PR1001 | Payment of annual fee |
Payment date: 20080102 Start annual number: 7 End annual number: 7 |
|
| PR1001 | Payment of annual fee |
Payment date: 20090102 Start annual number: 8 End annual number: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20091222 Year of fee payment: 9 |
|
| PR1001 | Payment of annual fee |
Payment date: 20091222 Start annual number: 9 End annual number: 9 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |