KR20000003489A - 반도체 소자의 소자분리막 형성방법 - Google Patents

반도체 소자의 소자분리막 형성방법 Download PDF

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Abstract

본 발명은 트렌치를 이용한 소자분리 산화막 형성 과정에서 소자분리 산화막의 가장자리가 손상되어 해자가 발생하는 것을 방지할 수 있는 반도체 소자의 소자분리막 형성 방법에 관한 것으로, 실리콘 기판 내에 형성된 트렌치 측벽에 산화질화막을 형성한 다음 트렌치 내부에 소자분리 산화막을 매립하고, 소자분리 산화막과 산화질화막의 식각속도 차이를 크게 하기 위하여 전체 구조를 열처리하는 것을 특징으로 한다. 이에 의해, 열처리된 산화질화막으로 실리콘 기판 경계 부위의 소자분리 산화막을 보호함으로써 해자의 발생을 방지할 수 있어서 워드라인 형성을 위한 폴리실리콘막 식각공정 후 해자 부분에 폴리실리콘이 남아 소자의 단락을 일으키는 문제를 미연에 방지할 수 있다. 또한, 해자의 발생으로 실리콘 기판 모서리가 노출되는 것을 막아 실리콘 기판 모서리에 전기장이 집중됨으로 인한 소자의 전기적 특성 열화를 방지할 수 있다.

Description

반도체 소자의 소자분리막 형성 방법
본 발명은 반도체 장치 제조 분야에 관한 것으로, 특히 트렌치를 이용한 소자분리막 형성 과정에서 소자분리 산화막이 손상되어 해자(moat)가 발생하는 것을 방지할 수 있는 반도체 소자의 소자분리막 형성 방법에 관한 것이다.
도1a 내지 도1f는 종래 기술에 따른 반도체 소자의 소자분리막 형성 공정 단면도이다.
도1a는 실리콘 기판(10) 상에 패드산화막(pad oxide)(11)을 형성하고, 패드산화막(11) 상에 산화방지막 역할을 하는 질화막(12)을 형성한 것을 보인다.
도1b는 실리콘 기판(10) 상에 형성된 질화막(12) 및 패드산화막(11)을 선택적으로 식각하여 소자분리막이 형성될 부분의 실리콘 기판(10)을 노출시키고, 실리콘 기판(10)을 식각하여 트렌치(t)를 형성한 상태를 보인다.
도1c는 트렌치 형성이 완료된 실리콘 기판(10) 상에 고밀도 플라즈마(high density plasma)를 이용한 화학기상증착법(chemical vapor deposition)으로 소자분리 산화막(13)을 증착하여 트렌치 내에 소자분리 산화막(13)을 매립한 것을 나타낸다.
도1d는 질화막(12)이 노출될 때까지 소자분리 산화막(13)을 화학적 기계적 연마법으로 연마하여 평탄화시킨 상태를 보인다.
도1e는 이후의 워드라인(word line) 형성 공정에서 폴리실리콘막 등이 실리콘 기판(10) 상에 돌출된 부분의 소자분리 산화막(13) 측벽에 스페이서(spacer) 형태로 잔류되는 것을 방지하기 위하여, HF 또는 완충산화식각제(BOE, buffered oxide etchant)를 이용하여 트렌치 밖으로 돌출된 소자분리 산화막(13) 부분의 높이를 낮추고, 인산(H3PO4) 등을 이용한 습식식각으로 질화막(12)을 제거하여 패드산화막(11)을 노출시킨 것을 보이고 있다.
도1f는 문턱전압 조절 이온주입(Vt adjust implant)을 실시하기 위하여 패드산화막(11)을 제거하여 실리콘 기판(10)을 노출시킨 다음 이온주입방지 산화막(도시하지 않음)을 형성하고 이온주입 공정을 실시한 후, 이온주입방지 산화막을 제거한 후의 단면도로서, 상기와 같은 패드산화막(11) 및 이온주입방지 산화막 제거 과정에서 소자분리 산화막(13)의 가장자리가 손상되어 해자(moat)(M)가 발생한 것을 보이고 있다.
전술한 바와 같이 소자분리 산화막 가장자리에 해자가 발생함으로 인하여, 이후의 워드라인 형성을 위한 폴리실리콘막 식각공정 후 해자 부분에 폴리실리콘이 남게 되어 소자의 단락이 유발된다. 또한, 소자분리 산화막과 실리콘 기판의 경계에서 소자분리 산화막의 손상이 비교적 심하게 일어나서, 해자의 발생으로 드러나는 실리콘 기판 모서리 부분에 전기장이 집중됨으로 인하여 소자의 전기적 특성 열화를 초래하는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 트렌치를 이용한 소자분리 산화막 형성 과정에서 소자분리 산화막의 가장자리가 손상되어 해자가 발생하는 것을 방지할 수 있는 반도체 소자의 소자분리막 형성 방법을 제공하는데 그 목적이 있다.
도1a 내지 도1f는 종래 기술에 따른 반도체 소자의 소자분리막 형성 공정 단면도
도2a 내지 도2f는 본 발명의 바람직한 일실시예에 따른 반도체 소자의 소자분리막 형성 공정 단면도
* 도면의 주요 부분에 대한 도면 부호의 설명
20: 실리콘 기판 21: 패드산화막
22: 질화막 23: 산화막
24: 산화질화막 25: 소자분리 산화막
상기 목적을 달성하기 위한 본 발명은 실리콘 기판 상에 패드산화막 및 질화막을 형성하고, 상기 질화막 및 상기 패드산화막을 선택적으로 식각하여 산화방지막 패턴을 형성하는 제1 단계; 상기 제1 단계에서 노출된 실리콘 기판을 식각하여 트렌치를 형성하는 제2 단계; 상기 트렌치 측벽 및 바닥에 산화막 및 산화질화막을 형성하는 제3 단계; 상기 제3 단계가 완료된 전체 구조 상에 플라즈마를 이용한 화학기상증착법으로 소자분리 산화막을 형성하는 제4 단계; 상기 산화방지막 패턴이 노출될 때까지 상기 소자분리 산화막을 연마하는 제5 단계; 상기 산화방지막 패턴을 제거하는 제6 단계; 및 상기 소자분리 산화막과 상기 산화질화막의 식각속도의 차이를 증가시키기 위하여, 상기 제6 단계가 완료된 전체 구조를 열처리하는 제7 단계를 포함하는 반도체 소자의 소자분리막 형성 방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도2a 내지 도2f는 본 발명의 바람직한 일실시예에 따른 반도체 소자의 소자분리막 형성 공정 단면도이다.
도2a는 실리콘 기판(20) 상에 패드산화막(21)을 형성하고, 패드산화막(21) 상에 산화방지막 역할을 하는 질화막(22)을 형성한 것을 보인다. 이때, 패드산화막(21)은 50 Å 내지 200 Å 두께로 형성하고, 질화막(22)은 1000 Å 내지 2000 Å 두께로 형성한다.
도2b는 실리콘 기판(20) 상에 형성된 질화막(22) 및 패드산화막(21)을 선택적으로 식각하여 소자분리막이 형성될 부분의 실리콘 기판(20)을 노출시키고, 실리콘 기판(20)을 1000 Å 내지 5000 Å 깊이로 식각하여 트렌치(t)를 형성한 후, 트렌치(t) 측벽에 100 Å 내지 500 Å 두께의 산화막(23)을 형성한 상태를 보인다.
도2c는 전체 구조 표면에 플라즈마를 이용한 화학기상증착법으로 100 Å 내지 500 Å 두께의 산화질화막(oxynitride)(24)를 증착한 것을 보인다.
도2d는 고밀도 플라즈마를 이용한 화학기상증착법으로 산화질화막(24) 상에 5000 Å 내지 10000 Å 두께의 소자분리 산화막(25)을 형성하여 트렌치 내에 소자분리 산화막(25)을 매립한 것을 나타낸다.
도2e는 산화질화막(24)이 노출될 때까지 소자분리 산화막(25)을 화학적 기계적 연마법으로 연마하여 평탄화시킨 상태를 보인다.
도2f는 이후의 워드라인 형성 공정에서 폴리실리콘막 등이 실리콘 기판(20) 상에 돌출된 부분의 소자분리 산화막(25) 측벽에 스페이서 형태로 잔류되는 것을 방지하기 위하여, HF 또는 완충산화식각제(BOE)를 이용하여 트렌치 밖으로 돌출된 소자분리 산화막(25) 부분의 높이를 낮추고, 인산(H3PO4) 등을 이용한 습식식각으로 질화막(22)을 제거하여 패드산화막(21)을 노출시킨 것을 보이고 있다. 소자분리 산화막(25)의 높이를 낮추는 과정 및 질화막(22) 제거 과정에서 질화막(22) 상에 형성된 산화질화막(24)이 제거된다.
이후의 패드산화막 및 이온주입방지 산화막 등을 제거를 위한 습식식각 공정에서 소자분리 산화막이 손상되는 것을 방지하기 위하여, 패드산화막(21)이 노출된 후 1000 ℃ 이상의 고온에서 30 분 동안 열처리(annealing) 공정을 실시한다.
플라즈마를 이용한 화학기상증착법으로 형성된 산화질화막은 50:1로 물에 희석된 불산(HF) 등과 같은 산화막 제거 용액에서 그 습식식각 속도가 열산화막(thermal oxide)과 거의 동일하지만, 열처리된 산화질화막은 산화막과 다른 식각성질을 갖게된다. 예로써, 희석된 불산용액을 사용한 습식식각에서 산화질화막의 식각속도는 열산화막의 식각속도의 1/100이 된다.
소자분리 산화막의 손상은 실리콘 기판과 소자분리 산화막의 경계에서 비교적 많이 일어나기 때문에 전술한 바와 같이 열처리된 산화질화막으로 실리콘 기판 경계 부위의 소자분리 산화막을 보호함으로써 해자의 발생을 방지할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 소자분리 산화막의 가장자리가 손상되어 해자가 발생하는 것을 방지하여, 워드라인 형성을 위한 폴리실리콘막 식각공정 후 해자 부분에 폴리실리콘이 남아 소자의 단락을 일으키는 문제를 미연에 방지할 수 있다. 또한, 해자의 발생으로 실리콘 기판 모서리가 노출되는 것을 막아 실리콘 기판 모서리에 전기장이 집중됨으로 인한 소자의 전기적 특성 열화를 방지할 수 있다.

Claims (9)

  1. 반도체 소자의 소자분리막 형성 방법에 있어서,
    실리콘 기판 상에 패드산화막 및 질화막을 형성하고, 상기 질화막 및 상기 패드산화막을 선택적으로 식각하여 산화방지막 패턴을 형성하는 제1 단계;
    상기 제1 단계에서 노출된 실리콘 기판을 식각하여 트렌치를 형성하는 제2 단계;
    상기 트렌치 측벽 및 바닥에 산화막 및 산화질화막을 형성하는 제3 단계;
    상기 제3 단계가 완료된 전체 구조 상에 플라즈마를 이용한 화학기상증착법으로 소자분리 산화막을 형성하는 제4 단계;
    상기 산화방지막 패턴이 노출될 때까지 상기 소자분리 산화막을 연마하는 제5 단계;
    상기 산화방지막 패턴을 제거하는 제6 단계; 및
    상기 소자분리 산화막과 상기 산화질화막의 식각속도의 차이를 증가시키기 위하여, 상기 제6 단계가 완료된 전체 구조를 열처리하는 제7 단계를 포함하는 반도체 소자의 소자분리막 형성 방법.
  2. 제 1 항에 있어서,
    상기 제7 단계에서,
    1000 ℃가 넘는 온도에서 30 분 동안 열처리하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제5 단계 후,
    상기 트렌치 밖으로 돌출된 상기 소자분리 산화막 부분의 높이를 낮추기 위하여, 상기 소자분리 산화막을 HF 또는 완충산화식각제(BOE, buffered oxide etchant)를 이용하여 소자분리 산화막의 일부를 제거하는 제8 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  4. 제 3 항에 있어서,
    상기 제3 단계에서,
    상기 산화질화막을 플라즈마를 이용한 화학기상증착법으로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  5. 제 4 항에 있어서,
    상기 산화질화막을 100 Å 내지 500 Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  6. 제 5 항에 있어서,
    상기 제4 단계에서,
    상기 소자분리 산화막을 5000 Å 내지 10000 Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  7. 제 6 항에 있어서,
    상기 패드산화막 50 Å 내지 200 Å 두께로 형성하고,
    상기 질화막은 1000 Å 내지 2000 Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  8. 제 7 항에 있어서,
    상기 제2 단계에서,
    상기 실리콘 기판을 1000 Å 내지 5000 Å 깊이로 식각하여 상기 트렌치를 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  9. 제 5 항에 있어서,
    상기 제3 단계에서,
    상기 산화막을 100 Å 내지 500 Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
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* Cited by examiner, † Cited by third party
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KR20020002161A (ko) * 2000-06-29 2002-01-09 박종섭 반도체 소자분리막 형성방법
KR100762845B1 (ko) * 2001-12-28 2007-10-08 매그나칩 반도체 유한회사 반도체소자의 소자분리막 형성방법

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