KR20000044656A - 반도체 소자의 소자분리막 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 26
- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 238000004519 manufacturing process Methods 0.000 title description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 23
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 23
- 239000010703 silicon Substances 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 125000006850 spacer group Chemical group 0.000 claims abstract description 16
- 238000005530 etching Methods 0.000 claims abstract description 14
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims abstract description 6
- 229910052739 hydrogen Inorganic materials 0.000 claims abstract description 6
- 239000001257 hydrogen Substances 0.000 claims abstract description 6
- 238000010438 heat treatment Methods 0.000 claims abstract description 5
- 238000002955 isolation Methods 0.000 claims description 38
- 150000004767 nitrides Chemical class 0.000 claims description 13
- 230000015572 biosynthetic process Effects 0.000 claims description 11
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 8
- 230000001590 oxidative effect Effects 0.000 claims 1
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 230000002265 prevention Effects 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000003064 anti-oxidating effect Effects 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000005389 semiconductor device fabrication Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Chemical Kinetics & Catalysis (AREA)
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Abstract
본 발명은 트렌치를 이용한 소자분리막 형성 과정에서 소자분리 산화막이 손상되어 해자가 발생하는 것을 방지하고 트렌치 모서리를 보다 완만하게 할 수 있는 반도체 소자의 소자분리막 형성 방법에 관한 것으로, 패드산화막, 패드질화막 및 산화막으로 이루어지며 소자분리막 형성 영역의 실리콘 기판을 노출시키는 소자분리 마스크 패턴을 형성하고, 소자분리 마스크 패턴 측벽에 산화막 스페이서를 형성한 후 실리콘 기판을 식각하여 트렌치를 형성하고, 웨이퍼 제조 공정에서 표면 처리로 사용되는 수소 열처리공정을 이용하여 트렌치 위쪽 모서리와 아래쪽 모서리를 동시에 완만하게 하는데 그 특징이 있다.
Description
본 발명은 반도체 장치 제조 분야에 관한 것으로, 특히 1G(giga) DRAM(dynamic random access memory) 또는 4G DRAM 이상의 초고집적 소자 제작 공정중 트렌치를 이용한 소자분리막 형성 과정에서 소자분리 산화막이 손상되어 해자(moat)가 발생하는 것을 방지하고 트렌치의 모서리를 보다 완만하게 할 수 있는 반도체 소자의 소자분리막 형성 방법에 관한 것이다.
첨부된 도면 도1a 내지 도1f를 참조하여 종래의 트렌치를 이용한 반도체 소자의 소자분리막 형성 방법을 설명한다.
도1a는 실리콘 기판(10) 상에 패드산화막(pad oxide)(11)을 형성하고, 패드산화막(11) 상에 산화방지막 역할을 하는 질화막(12)을 형성한 것을 보인다.
도1b는 실리콘 기판(10) 상에 형성된 질화막(12) 및 패드산화막(11)을 선택적으로 식각하여 소자분리막이 형성될 부분의 실리콘 기판(10)을 노출시키고, 실리콘 기판(10)을 식각하여 트렌치(t)를 형성한 상태를 보인다.
도1c는 트렌치 형성이 완료된 실리콘 기판(10) 상에 고밀도 플라즈마(high density plasma)를 이용한 화학기상증착법(chemical vapor deposition)으로 소자분리 산화막(13)을 증착하여 트렌치 내에 소자분리 산화막(13)을 매립한 것을 나타낸다.
도1d는 질화막(12)이 노출될 때까지 소자분리 산화막(13)을 화학적 기계적 연마법으로 연마하여 평탄화시킨 상태를 보인다.
도1e는 이후의 워드라인(word line) 형성 공정에서 폴리실리콘막 등이 실리콘 기판(10) 상에 돌출된 부분의 소자분리 산화막(13) 측벽에 스페이서(spacer) 형태로 잔류되는 것을 방지하기 위하여, HF 또는 완충산화식각제(BOE, buffered oxide etchant)를 이용하여 트렌치 밖으로 돌출된 소자분리 산화막(13) 부분의 높이를 낮추고, 인산(H3PO4) 등을 이용한 습식식각으로 질화막(12)을 제거하여 패드산화막(11)을 노출시킨 것을 보이고 있다.
도1f는 문턱전압 조절 이온주입(Vt adjust implant)을 실시하기 위하여 패드산화막(11)을 제거하여 실리콘 기판(10)을 노출시킨 다음 이온주입방지 산화막(도시하지 않음)을 형성하고 이온주입 공정을 실시한 후, 이온주입방지 산화막을 제거한 후의 단면도로서, 상기와 같은 패드산화막(11) 및 이온주입방지 산화막 제거 과정에서 소자분리 산화막(13)의 가장자리가 손상되어 해자(moat)(M)가 발생한 것을 보이고 있다.
전술한 바와 같이 트렌치를 이용한 소자분리 기술은 로코스(LoCal Oxidation of silicon) 방법과 달리 소자 활성영역과 소자분리 영역간의 경계가 가파르고, 소자분리 산화막 가장자리에 해자가 발생함으로 인하여 소자활성영역과 소자분리영역의 위쪽 모서리에서 전기장 집중이 과도하게 될 가능성이 크다. 또한, 이와 같이 형성된 트렌치는 소자활성영역의 너비가 좁아질수록 모서리에서 형성된 기생 채널이 트랜지스터의 문턱전압을 낮추게 되거나 문턱전압 이하에서 험프(hump)등을 일으켜 소자의 컷-오프(cut-off) 특성을 저하시키는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 트렌치를 이용한 소자분리막 형성 과정에서 소자분리 산화막이 손상되어 해자가 발생하는 것을 방지하고 트렌치 모서리를 보다 완만하게 할 수 있는 반도체 소자의 소자분리막 형성 방법을 제공하는데 그 목적이 있다.
도1a 내지 도1f는 종래 기술에 따른 반도체 소자의 소자분리막 형성 공정 단면도,
도2a 내지 도2f는 본 발명의 일실시예에 따른 반도체 소자의 소자분리막 형성 공정 단면도.
* 도면의 주요부분에 대한 도면부호의 설명
1: 실리콘 기판 2: 패드 산화막
3: 패드질화막 4, 5: 산화막
5A: 산화막 스페이서 PR: 포토레지스트 패턴
상기와 같은 목적을 달성하기 위한 본 발명은, 실리콘 기판 상에 패드 산화막, 패드질화막 및 제1 산화막을 차례로 형성하는 제1 단계; 상기 제1 산화막, 패드질화막 및 패드산화막을 식각하여 소자분리막 형성 영역의 상기 실리콘 기판을 노출시키는 소자분리 마스크 패턴을 형성하는 제2 단계; 상기 제2 단계가 완료된 전체 구조 상에 제2 산화막을 형성하고, 제2 산화막을 식각하여 소자분리 마스크 패턴의 측벽에 산화막 스페이서를 형성하는 제3 단계; 상기 제1 산화막 및 산화막 스페이서를 식각마스크로 이용하여 상기 실리콘 기판을 식각해서 트렌치를 형성하는 제4 단계; 상기 산화막 스페이서를 제거하여 상기 트렌치 입구 모서리를 노출시키는 제5 단계; 수소분위기에서 열처리를 실시하여 상기 트렌치 입구 모서리를 완만하게하는 제6 단계; 및 상기 트렌치 내에 산화막을 매립하여 소자분리막을 형성하는 제7 단계를 포함하는 반도체 소자의 소자분리막 형성 방법을 제공한다.
본 발명은 패드산화막, 패드질화막 및 산화막으로 이루어지며 소자분리막 형성 영역의 실리콘 기판을 노출시키는 소자분리 마스크 패턴을 형성하고, 소자분리 마스크 패턴 측벽에 산화막 스페이서를 형성한 후 실리콘 기판을 식각하여 트렌치를 형성하고, 웨이퍼 제조 공정에서 표면 처리로 사용되는 수소 열처리공정을 이용하여 트렌치 위쪽 모서리와 아래쪽 모서리를 동시에 완만하게 하는데 그 특징이 있다.
본 발명의 일실시예에 따른 반도체 소자의 소자분리막 형성 방법을 도2a 내지 도2f를 참조하여 설명한다.
먼저, 도2a에 도시한 바와 같이 실리콘 기판(1) 상에 200 Å 두께 이하의 패드 산화막(pad oxide)(2), 1000 Å 내지 3000 Å 두께의 패드질화막(pad nitride)(3) 및 300 Å 내지 1000 Å 두께의 제1 산화막(4)을 차례로 형성한다. 상기 제1 산화막(4)은 이후의 트렌치 형성 공정에서 마스크로 사용되며, 화학기상증착법(chemical vapor deposition, CVD)으로 형성한다.
다음으로, 도2b에 도시한 바와 같이 제1 산화막(4) 상에 소자분리막 형성 영역을 정의하는 포토레지스트 패턴(PR)을 형성한다.
다음으로, 도2c에 도시한 바와 같이 포토레지스트 패턴(PR)을 식각마스크로 이용하여 제1 산화막(4), 패드질화막(3) 및 패드산화막(2)을 건식식각하여 소자분리막 형성 영역의 실리콘 기판(1)을 노출시킨다.
다음으로, 도2d에 도시한 바와 같이 포토레지스트 패턴(PR)을 제거한 후. 전체 구조 상에 제2 산화막(5)을 화학기상증착법(CVD)으로 형성한다.
다음으로, 도2e에 도시한 바와 같이 제2 산화막(5)을 건식식각하여 산화막 스페이서(5A)를 형성한 후, 제1 산화막(4) 및 산화막 스페이서(5A)를 식각마스크로 이용하여 실리콘 기판(1)을 식각하여 실리콘 기판(1) 내에 1000 Å 내지 5000 Å의 깊이를 갖는 트렌치를 형성한다. 이때, 트렌치 입구 모서리(A)는 각이 지게된다.
다음으로, 도2f에 도시한 바와 같이 희석 불산용액을 이용하여 산화막 스페이서(5A)를 제거하여 트렌치 입구 모서리를 노출시킨 후, 10 Torr 내지 100 Torr의 압력, 800 ℃ 내지 1200 ℃의 온도 조건으로 수소 분위기에서 열처리(anneal)하여 트렌치 입구 모서리(B)가 완만해지도록 한다. 이어서, 트렌치 측벽을 산화시켜 100 Å 내지 300 Å 두께의 희생산화막(도시하지 않음)을 형성하고, 희생산화막과 제1 산화막(4)을 희석 불산 용액에서 제거하여 트렌치 입구 모서리(B)가 보다 완만해지도록 한다.
다음으로, 트렌치 측벽을 산화시켜 100 Å 내지 300 Å 두께의 열산화막(도시하지 않음)을 형성하고, 화학기상증착법(CVD)으로 3000 Å 내지 9000 Å 두께의 산화막을 형성하여 트렌치 내부를 매립한다. 이후, 평탄화 과정과 질화막 제거 공정등을 거치면 소자분리막 형성이 완료된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 트렌치 입구 모서리에 해자가 발생하는 것을 억제할 수 있어, 해자 발생에 따른 소자 특성 저하를 방지할 수 있다.
Claims (4)
- 반도체 소자의 소자분리막 형성 방법에 있어서,실리콘 기판 상에 패드 산화막, 패드질화막 및 제1 산화막을 차례로 형성하는 제1 단계;상기 제1 산화막, 패드질화막 및 패드산화막을 식각하여 소자분리막 형성 영역의 상기 실리콘 기판을 노출시키는 소자분리 마스크 패턴을 형성하는 제2 단계;상기 제2 단계가 완료된 전체 구조 상에 제2 산화막을 형성하고, 제2 산화막을 식각하여 소자분리 마스크 패턴의 측벽에 산화막 스페이서를 형성하는 제3 단계;상기 제1 산화막 및 산화막 스페이서를 식각마스크로 이용하여 상기 실리콘 기판을 식각해서 트렌치를 형성하는 제4 단계;상기 산화막 스페이서를 제거하여 상기 트렌치 입구 모서리를 노출시키는 제5 단계;수소분위기에서 열처리를 실시하여 상기 트렌치 입구 모서리를 완만하게하는 제6 단계; 및상기 트렌치 내에 산화막을 매립하여 소자분리막을 형성하는 제7 단계를 포함하는 반도체 소자의 소자분리막 형성 방법.
- 제 1 항에 있어서,상기 제5 단계에서,희석 불산용액을 이용하여 상기 산화막 스페이서를 제거하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제6 단계는,10 Torr 내지 100 Torr의 압력, 800 ℃ 내지 1200 ℃의 온도 조건에서 실시하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 제 3 항에 있어서,상기 제6 단계 후,상기 트렌치 측벽을 산화시켜 희생산화막을 형성하고, 상기 희생산화막 및 제1 산화막을 희석 불산 용액에서 제거하여 트렌치 입구 모서리를 보다 완만하게 하는 제8 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1998-0061155A KR100470160B1 (ko) | 1998-12-30 | 1998-12-30 | 반도체 소자의 소자분리막 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1998-0061155A KR100470160B1 (ko) | 1998-12-30 | 1998-12-30 | 반도체 소자의 소자분리막 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000044656A true KR20000044656A (ko) | 2000-07-15 |
| KR100470160B1 KR100470160B1 (ko) | 2005-04-06 |
Family
ID=19567911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1998-0061155A KR100470160B1 (ko) | 1998-12-30 | 1998-12-30 | 반도체 소자의 소자분리막 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100470160B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100842883B1 (ko) * | 2002-05-16 | 2008-07-02 | 매그나칩 반도체 유한회사 | 반도체 소자의 소자분리영역 형성방법 |
| KR100980260B1 (ko) * | 2003-04-01 | 2010-09-06 | 매그나칩 반도체 유한회사 | 반도체 소자의 소자 분리막 제조 방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100197648B1 (ko) * | 1995-08-26 | 1999-06-15 | 김영환 | 반도체소자의 소자분리 절연막 형성방법 |
| KR0175041B1 (ko) * | 1996-01-22 | 1999-04-01 | 김광호 | 반도체 장치의 트렌치형 소자분리 방법 |
| US5780346A (en) * | 1996-12-31 | 1998-07-14 | Intel Corporation | N2 O nitrided-oxide trench sidewalls and method of making isolation structure |
| KR19990074936A (ko) * | 1998-03-16 | 1999-10-05 | 윤종용 | 반도체 장치의 트렌치 소자 분리 방법 |
| KR20000045372A (ko) * | 1998-12-30 | 2000-07-15 | 김영환 | 반도체소자의 제조방법 |
-
1998
- 1998-12-30 KR KR10-1998-0061155A patent/KR100470160B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR100470160B1 (ko) | 2005-04-06 |
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| A201 | Request for examination | ||
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| FPAY | Annual fee payment |
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