KR100792371B1 - 반도체소자의 벌브형 리세스 게이트 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 벌브형 리세스패턴의 볼패턴 내부에서 보이드가 발생하는 것을 방지할 수 있는 반도체소자의 벌브형 리세스 게이트 및 그의 제조 방법을 제공하기 위한 것으로, 본 발명의 리세스게이트 제조 방법은 기판에 넥패턴과 볼패턴으로 이루어진 벌브형 리세스패턴을 형성하는 단계; 상기 벌브형 리세스패턴 및 기판 표면 상에 게이트절연막을 형성하는 단계; 상기 볼패턴 내부의 게이트절연막 상에 홈을 갖는 제1폴리실리콘막을 매립하는 단계; 및 적어도 상기 홈 및 넥패턴 내부를 매립하는 제2폴리실리콘막을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 제1폴리실리콘막을 매립하는 단계는 상기 게이트절연막 상에 상기 벌브형 리세스패턴을 매립할때까지 제1폴리실리콘막을 증착하는 단계; 및 상기 제1폴리실리콘막 증착시 발생된 보이드를 제거할때까지 상기 제1폴리실리콘막을 식각하는 단계를 포함하고, 상술한 본 발명은 리세스게이트 과정 중 폴리실리콘막 증착시 발생되는 보이드를 제거하므로써 신뢰성이 우수한 벌브형 리세스 게이트를 제조할 수 있는 효과가 있다.
벌브형 리세스게이트, 보이드, 선택비, 플라즈마건식식각
Description
도 1a는 종래기술에 따른 벌브형 리세스 게이트의 제조 방법을 간략히 도시한 도면.
도 1b는 종래기술에 따른 보이드가 발생된 상태를 나타낸 사진.
도 2는 본 발명의 실시예에 따른 벌브형 리세스게이트의 구조를 도시한 도면.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 벌브형 리세스게이트의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 기판 22 : 하드마스크패턴
23A : 넥패턴 23B : 볼패턴
24 : 보호층 25 : 게이트절연막
26, 26A : 제1폴리실리콘막 27 : 제2폴리실리콘막
H : 홈
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 벌브형 리세스게이트 제조 방법에 관한 것이다.
DRAM 소자의 집적도가 증가함에 따라 서브 100nm 이하 디자인룰을 갖는 셀트랜지스터가 요구된다. 서브 100nm 이하의 셀트랜지스터의 경우 숏채널효과 등의 문제로 인해, 매우 낮은 문터전압특성을 보이며, 이에 따라 데이터유지시간(Retention time)이 점점 감소한다.
이러한 문제를 해결할 수 있는 리세스게이트(Recess Gate) 공정이 개발되었는데, 리세스게이트(Recess gate)를 적용하여 비트라인콘택노드(BLC node)와 스토리지노드콘택노드(SNC node)간의 채널의 길이를 증가시켜 리프레시시간(Refresh time)과 같은 전기적특성을 향상시키는 방법을 사용하는 추세이다.
최근에는 이러한 리세스게이트보다 더 우수한 데이터유지시간 특성 및 전류 특성을 얻기 위해 리세스 채널의 길이를 더 늘리는 방법이 제안되었고, 이를 구현하기 위해 리세스 채널의 트렌치 하부를 볼(Ball) 형태로 추가 식각하여, 소위 벌브형 리세스 게이트(Bulb type Recess Gate)를 형성하였다.
도 1a는 종래기술에 따른 벌브형 리세스 게이트의 제조 방법을 간략히 도시한 도면이다.
도 1a에 도시된 바와 같이, 반도체기판(11)에 넥패턴(Neck pattern, 12A)과 볼패턴(Ball pattern, 12B)으로 이루어진 벌브형 리세스 패턴(12)을 형성한다.
이어서, 벌브형 리세스패턴(12) 및 반도체기판(11)의 표면 상에 게이트절연막(13)을 형성한 후, 게이트절연막(13) 상에 벌브형 리세스패턴(12)을 채우는 게이트전극으로 사용되는 폴리실리콘막(14)을 형성한다.
그러나, 위와 같은 벌브형 리세스 게이트 기술은 폴리실리콘막(14) 증착 과정에 있어 넥패턴(12A)과 볼패턴(12B)간의 증착선택비 차이 및 면적의 차이에 의해 볼패턴(12B) 내부에 폴리실리콘막(14)이 다 채워지지 않아 볼패턴(12B) 내부의 가운데에 보이드(Void, 'V')가 형성되는 문제가 있다.
도 1b는 종래기술에 따른 보이드가 발생된 상태를 나타낸 사진이다.
상기 보이드(V)는 후속 열공정 진행시 폴리실리콘막(14)이 재결정화되면서 보이드(V)가 게이트절연막(13) 쪽으로 이동하여 게이트절연막(13) 상부에 폴리실리콘막(14)이 존재하지 않는 부분이 발생할 수 있다. 이러한 현상에 의해 소자가 동작하는데 있어 전기장(Electric field) 및 접합누설(Junction leakage)을 증가시키는 원인이 되어 소자 불량을 유발하게 된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 벌브형 리세스패턴의 볼패턴 내부에서 보이드가 발생하는 것을 방지할 수 있는 반도체소자의 벌브형 리세스 게이트 및 그의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 리세스게이트는 넥패턴과 볼패턴으로 이루어진 벌브형 리세스패턴을 갖는 기판; 상기 기판 표면 상에 형성된 게이트절연막; 상기 볼패턴 내부의 게이트절연막 상에 홈을 갖고 매립된 제1폴리실리콘막; 및 적어도 상기 홈 및 넥패턴 내부에 매립된 제2폴리실리콘막을 포함하는 것을 특징으로 하며, 상기 홈의 폭은 상기 넥패턴의 폭과 동일한 것을 특징으로 한다.
그리고, 본 발명의 리세스게이트 제조 방법은 기판에 넥패턴과 볼패턴으로 이루어진 벌브형 리세스패턴을 형성하는 단계; 상기 벌브형 리세스패턴 및 기판 표면 상에 게이트절연막을 형성하는 단계; 상기 볼패턴 내부의 게이트절연막 상에 홈을 갖는 제1폴리실리콘막을 매립하는 단계; 및 적어도 상기 홈 및 넥패턴 내부를 매립하는 제2폴리실리콘막을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 제1폴리실리콘막을 매립하는 단계는 상기 게이트절연막 상에 상기 벌브형 리세스패턴을 매립할때까지 제1폴리실리콘막을 증착하는 단계; 및 상기 제1폴리실리콘막 증착시 발생된 보이드를 제거할때까지 상기 제1폴리실리콘막을 식각하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 벌브형 리세스게이트의 구조를 도시한 도며이다.
도 2를 참조하면, 기판(21)에 넥패턴(23A)과 볼패턴(23B)으로 이루어진 벌브형 리세스패턴(23)이 형성되고, 벌브형 리세스패턴(23)과 기판(21)의 표면 상에 게이트절연막(25)이 형성된다.
그리고, 볼패턴(23B)의 내부에 홈(H)을 갖고 제1폴실리콘막(26A)이 형성되며, 적어도 제1폴실리콘막(26A)의 홈(H) 및 넥패턴(23A) 내부를 제2폴리실리콘막(27)이 채우고 있다. 여기서, 홈(H)은 입구 및 바닥의 폭이 동일한 형태로서, 홈(H)의 폭은 넥패턴(23A)의 폭과 동일하다. 결국, 홈(H) 및 넥패턴(23A) 내부에 매립되는 제2폴리실리콘막(27)은 보이드없이(Void-free) 매립된다. 한편, 제2폴리실리콘막(27)은 기판(21)의 표면 상에도 형성된다.
도 2에 따르면, 벌브형 리세스패턴(23) 내부에서 보이드가 형성되는 것을 방지하기 위해 폴리실리콘막을 제1폴리실리콘막(26A)과 제2폴리실리콘막(27)으로 나누어 증착하되, 제1폴리실리콘막(26A) 위에 홈(H)을 구비하므로써 제2폴리실리콘막(27)이 보이드없이 매립되고 있다.
도 2의 홈을 갖는 제1폴리실리콘막의 형성 방법은 후술하기로 한다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 벌브형 리세스게이트의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 소자분리막 등의 소정공정이 완료된 기판(21) 상에 하드마스크패턴(22)을 형성한 후, 하드마스크패턴(22)을 식각장벽으로 기판(21)을 일정 깊이로 식각하여 넥패턴(23A)을 형성한다. 여기서, 하드마스크패턴(22)은 실리콘산화막(SiO2), 폴리실리콘 또는 비정질카본을 사용하며, 넥패턴(23A)의 폭은 100∼200Å이다.
도 3b에 도시된 바와 같이, 하드마스크(22)를 포함한 전면에 보호층(24)을 형성한다. 이때, 보호층(24)은 실리콘산화막(SiO2), 실리콘질화막(Si3N4) 또는 실리콘산화질화막(SiON) 중에서 선택되며, 그 두께는 30∼150Å이다.
이어서, 보호층(24)을 일부 식각하여 넥패턴(23A)의 측벽에 보호층(24)을 잔류시킨다. 이때, 보호층(24)의 식각은 에치백(Etch back)을 사용한다. 따라서, 에치백에 의해 하드마스크(22) 상부와 넥패턴(23A)의 바닥이 노출되고, 보호층(24)은 넥패턴(23A)의 측벽과 하드마스크(22)의 측벽에 잔류한다.
이어서, 노출된 넥패턴(23A)의 바닥을 등방성식각(Isotropic etch)하여 볼패턴(23B)을 형성한다. 이때, 등방성식각은 HBr, Cl2를 단독으로 사용하거나 또는 혼합하여 진행한다. 그리고, 보호층(24)은 폴리실리콘 에치백시 넥패턴(23A)의 측벽이 손상되는 것을 방지한다.
도 3c에 도시된 바와 같이, 남아 있는 보호층(24) 및 하드마스크(22)를 제거하는데, 습식세정을 통해 제거한다. 이때, 보호층(24)과 하드마스크(22)가 산화막 물질인 경우에는 불산(HF)을 포함하는 용액을 사용하여 제거하며, 질화막 물질인 경우에는 인산(H3PO4)을 포함하는 용액을 사용하여 제거한다.
위와 같은 일련의 공정에 의해 넥패턴(23A)과 볼패턴(23B)으로 이루어진 벌브형 리세스 패턴(23)이 형성된다. 여기서, 넥패턴(23A)은 트렌치 형상이며, 볼패턴(23B)은 그 프로파일이 라운드형태로서 넥패턴의 폭보다 지름이 더 크다. 따라서, 벌브형 리세스패턴(23)은 통상적인 리세스게이트 및 플라나 게이트에 비해 보다 긴 채널길이를 제공할 수 있다.
도 3d에 도시된 바와 같이, 벌브형 리세스패턴(23) 및 기판(21)의 표면 상에 게이트절연막(25)을 형성한다. 이때, 게이트절연막(25)은 실리콘산화막(SiO2), 실리콘산화질화막(SiON), 실리콘질화막(Si3N4), 하프늄실리케이트(Hf-silicate) 또는 하프늄실리옥시나이트라이드(Hf-silioxynitride, Hf-Si-O-N) 중에서 선택된 적어도 어느 하나이다.
이어서, 게이트절연막(25) 상에 벌브형 리세스패턴(23)을 갭필할때까지 제1폴리실리콘막(26)을 증착한다. 이때, 볼패턴(23B)의 지름이 넥패턴(23A)의 폭보다 크기 때문에 볼패턴(23B) 내부에서 보이드(V)가 발생한다. 참고로, 일반적인 폴리실리콘막의 증착방법은 종횡비가 1:1을 갖는 우수한 단차피복성(Step coverage)을 갖지만, 벌브형리세스패턴(23)의 구조상 보이드(V)가 발생하는 것을 피할 수 없다.
그리고, 제1폴리실리콘막(26)은 450∼650℃에서 증착하며, 인시튜(In-situ)로 불순물이 도핑될 수 있는데, 불순물은 인(Ph) 또는 보론(Boron)이며, 불순물의 도핑농도는 5E19/cm3∼5E20/cm3이다.
도 3e에 도시된 바와 같이, 플라즈마를 이용한 건식식각(Plasma dry etch)을 진행한다. 이러한 플라즈마건식식각에 의해 제1폴리실리콘막(26)이 식각되며, 식각후 제1폴리실리콘막(26A)은 볼패턴(23B) 내부에만 잔류하며, 홈(H)을 갖는다.
특히, 플라즈마 건식식각은 제1폴리실리콘막(26) 증착시 발생된 보이드(V)가 제거될 때까지 진행하므로써, 입구(T) 및 바닥(B)에서 폭이 동일한 홈(H)을 갖는다. 따라서, 홈(H)의 폭은 넥패턴(23A)의 폭과 동일하고, 결국 볼패턴(23B) 내부의 지름과 넥패턴(23A)의 폭이 동일하게 유지된다.
바람직하게, 폴리실리콘의 플라즈마건식식각은 게이트절연막(25)의 손상을 방지하도록 즉, 게이트절연막(25)에 대한 선택비가 높도록 HBr 또는 Cl2 가스를 단독으로 사용하거나 또는 혼합하여 진행한다. 그리고, 플라즈마건식식각시 공정온도는 0∼60℃이고, 압력은 5∼50mTorr이며, 고주파파워를 30∼1000W의 범위에서 사용한다. 한편, 플라즈마건식식각시 CF4 가스 또는 이를 포함하는 혼합가스(CF4/O2)를 사용할 수도 있으나, CF4 가스는 게이트절연막(25)에 대한 선택비가 낮아서 게이트절연막(25)의 손실을 초래한다.
도 3f에 도시된 바와 같이, 볼패턴(23B) 내부를 채울때까지 전면에 제2폴리실리콘막(27)을 증착하여 벌브형 리세스패턴(23)의 내부를 완전히 채운다. 이때, 전술한 플라즈마건식식각에 의해 볼패턴(23B) 내부의 지름과 넥패턴(23A)의 폭이 동일하게 유지된 상태이므로 제2폴리실리콘막(27) 증착시 보이드가 발생하지 않는다. 그리고, 제2폴리실리콘막(27)은 450∼650℃에서 증착하며, 인시튜(In-situ)로 불순물이 도핑될 수 있는데, 불순물은 인(Ph) 또는 보론(Boron)이며, 불순물의 도핑농도는 5E19/cm3∼5E20/cm3이다.
상술한 실시예에 따르면, 본 발명은 벌브형 리세스패턴 내부에서 보이드가 형성되는 것을 방지하기 위해 폴리실리콘막을 2번에 나누어 증착하되, 첫번째 증착후 플라즈마건식식각을 이용하여 보이드를 제거하므로써 재증착시 보이드없이 폴리실리콘막을 증착할 수 있다. 따라서, 게이트전극으로 사용되는 폴리실리콘막은 보이드가 없는 구조가 된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 리세스게이트 과정 중 폴리실리콘막 증착시 발생되는 보이드를 제거하므로써 신뢰성이 우수한 벌브형 리세스 게이트를 제조할 수 있는 효과가 있다.
Claims (9)
- 넥패턴과 볼패턴으로 이루어진 벌브형 리세스패턴을 갖는 기판;상기 기판 표면 상에 형성된 게이트절연막;상기 볼패턴 내부의 게이트절연막 상에 홈을 갖고 매립된 제1폴리실리콘막; 및적어도 상기 홈 및 넥패턴 내부에 매립된 제2폴리실리콘막을 포함하는 반도체소자의 벌브형 리세스게이트.
- 제1항에 있어서,상기 홈의 폭은 상기 넥패턴의 폭과 동일한 반도체소자의 벌브형 리세스게이트.
- 제1항에 있어서,상기 제1 및 제2폴리실리콘막은,인(Ph) 또는 보론(Boron)이 인시튜 도핑된 반도체소자의 벌브형 리세스게이트.
- 기판에 넥패턴과 볼패턴으로 이루어진 벌브형 리세스패턴을 형성하는 단계;상기 벌브형 리세스패턴 및 기판 표면 상에 게이트절연막을 형성하는 단계;상기 볼패턴 내부의 게이트절연막 상에 홈을 갖는 제1폴리실리콘막을 매립하는 단계; 및적어도 상기 홈 및 넥패턴 내부를 매립하는 제2폴리실리콘막을 형성하는 단계를 포함하는 반도체소자의 벌브형 리세스게이트 제조 방법.
- 제4항에 있어서,상기 제1폴리실리콘막을 매립하는 단계는,상기 게이트절연막 상에 상기 벌브형 리세스패턴을 매립할때까지 제1폴리실리콘막을 증착하는 단계; 및상기 제1폴리실리콘막 증착시 발생된 보이드를 제거할때까지 상기 제1폴리실리콘막을 식각하는 단계를 포함하는 반도체소자의 벌브형 리세스게이트 제조 방법.
- 제5항에 있어서,상기 제1폴리실리콘막의 식각은, 플라즈마건식식각으로 진행하는 반도체소자의 벌브형 리세스게이트 제조 방법.
- 제6항에 있어서,상기 플라즈마건식식각시,식각가스는 상기 게이트절연막에 대한 높은 선택비를 갖도록 HBr 또는 Cl2를 포함하는 반도체소자의 벌브형 리세스게이트 제조 방법.
- 제7항에 있어서,상기 플라즈마건식식각은,상기 HBr 또는 Cl2 가스를 단독으로 사용하거나, 또는 상기 HBr과 Cl2를 혼합하여 진행하는 반도체소자의 벌브형 리세스게이트 제조 방법.
- 제8항에 있어서,상기 플라즈마건식식각시, 공정온도는 0∼60℃이고, 압력은 5∼50mTorr이며, 고주파파워를 30∼1000W의 범위에서 사용하는 반도체 소자의 벌브형 리세스게이트 제조 방법.
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| KR1020060087606A KR100792371B1 (ko) | 2006-09-11 | 2006-09-11 | 반도체소자의 벌브형 리세스 게이트 및 그의 제조 방법 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100908823B1 (ko) | 2006-09-29 | 2009-07-21 | 주식회사 하이닉스반도체 | 벌브형 리세스드 채널을 구비한 트랜지스터의 형성 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000060693A (ko) * | 1999-03-18 | 2000-10-16 | 김영환 | 반도체 소자 및 그의 제조 방법 |
| KR20020055938A (ko) * | 2000-12-29 | 2002-07-10 | 박종섭 | 반도체 소자의 소자 분리막 형성 방법 |
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2006
- 2006-09-11 KR KR1020060087606A patent/KR100792371B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000060693A (ko) * | 1999-03-18 | 2000-10-16 | 김영환 | 반도체 소자 및 그의 제조 방법 |
| KR20020055938A (ko) * | 2000-12-29 | 2002-07-10 | 박종섭 | 반도체 소자의 소자 분리막 형성 방법 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100908823B1 (ko) | 2006-09-29 | 2009-07-21 | 주식회사 하이닉스반도체 | 벌브형 리세스드 채널을 구비한 트랜지스터의 형성 방법 |
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