KR20020055938A - 반도체 소자의 소자 분리막 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 트랜치를 형성하고 절연 물질을 매립한 후 평탄화 공정을 실시하여 트랜치형 소자 분리막을 형성하는 과정에서, 트랜치에 절연 물질을 매립하면서 발생한 보이드가 평탄화 공정에서 절연 물질의 표면으로 노출되면서 심(Seam)이 발생하는 것을 방지하기 위하여, 트랜치를 형성하고 절연 물질을 1차 매립한 후 에치 백(Etch back)을 실시하여 절연 물질의 일부만을 트랜치의 저면에 잔류시켜 보이드의 대부분을 제거함과 동시에 트랜치의 종횡비를 감소시킨 뒤 절연 물질을 2차 매립하여 보이드 없이 트랜치에 절연 물질을 완전히 매립함으로써 후속 공정에서 잔류물의 발생을 방지하여 전기적 특성을 저하시키고 불량을 유발하는 것을 방지할 수 있는 반도체 소자의 소자 분리막 형성 방법이 개시된다.
Description
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 트랜치를 형성한 후 절연 물질을 매립하는 과정에서 보이드 발생을 최소화할 수 있는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
종래의 트랜치형 소자 분리막 형성 공정에서 절연 물질로는 O3-TEOS 산화물(Oxide)이나 HDP 산화물(Oxide) 등을 사용한다. 그러나, 소자가 고집적화되어 트랜치의 폭이 0.1㎛ 이하로 되는 소자(Device)가 요구됨에 따라, 이러한 절연 물질들을 사용하여 트랜치를 매립(Gapfiil)하는 과정에서 문제가 발생한다.
도 1a를 참조하면, 반도체 기판(1) 상에 패드 산화막(2) 및 패드 질화막(3)을 순차적으로 형성한 후 소정 영역의 패드 질화막(3) 및 패드 산화막(2)을 식각하여 제거하고, 반도체 기판(1)을 목표 깊이로 식각하여 트랜치를 형성한다. 이후, 트랜치가 충분히 매립되도록 전체 상부에 절연 물질(4a)을 형성한다. 이때, 트랜치에서는 절연 물질(4a)이 완전히 매립되지 않아 보이드(5a)가 발생한다.
도 1b를 참조하면, 반도체 기판(1) 상의 절연 물질(4a), 패드 질화막(3) 및 패드 산화막(2)을 제거하고, 트랜치 내부에만 절연 물질을 잔류시켜 소자 분리막(4)을 형성한다. 이때, 도 1a에서 트랜치 내부에 존재하던 보이드(5a)의 상부가 식각되고 남은 하부가 소자 분리막(4)의 상부에 나타나 심(Seam; 5b) 현상이발생한다.
이러한, 심(5b)이 발생한 영역에는 후속 공정으로 게이트 전극용 폴리실리콘층이 증착/식각 될 때 잔류물(Residue)이 발생함으로써 소자의 전기적 특성을 저하시키고 불량을 유발하는 원인이 된다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 1차로 절연 물질을 증착한 후 에치-백 공정으로 보이드가 거의 제거될 때까지 절연 물질을 제거함과 동시에 트랜치의 종횡비를 낮춘 뒤 2차로 절연 물질을 증착하여 트랜치를 보이드 없이 완전히 매립함으로써 소자 분리막 상부에 잔류물이 발생하는 것을 방지하여 소자의 전기적 특성을 향상시키고, 불량 발생을 방지할 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공하는데 그 목적이 있다.
도 1a 및 도 1b는 종래의 반도체 소자의 소자 분리막 형성 방법을 설명하기 위하여 도시한 소자의 단면도.
도 2a 및 도 2e는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
1, 11 : 반도체 기판11a : 트랜치
2, 12 : 패드 산화막3, 13 : 패드 질화막
4a : 절연 물질14 : 제 1 절연 물질층
4, 46 : 소자 분리막5a, 15a : 보이드
5b, 15b : 심15c : 2차 보이드
16 : 제 2 절연 물질층
본 발명에 따른 반도체 소자의 소자 분리막 형성 방법은 반도체 기판 상에 패드 산화막 및 패드 질화막을 순차적으로 형성한 후 소정 영역의 패드 질화막 및 패드 산화막을 식각하여 제거하고, 반도체 기판을 목표 깊이로 식각하여 트랜치를 형성하는 단계, 트랜치를 포함한 전체 상부에 제 1 절연 물질층을 증착한 후 에치 백을 실시하여 트랜치의 저면부에만 제 1 절연 물질층의 일부를 잔류시키는 단계, 트랜치를 포함한 전체 상부에 제 2 절연 물질층을 증착하여 트랜치를 완전히 매립하는 단계, 화학적 기계적 연마를 실시하여 상기 반도체 기판 상의 제 2 절연 물질층, 패드 질화막, 패드 산화막을 제거하여 제 1 및 제 2 절연 물질층으로 이루어진 소자 분리막을 형성하는 단계로 이루어진다. 제 1 또는 제 2 절연 물질층은 O3-TEOS 산화물 또는 HDP 산화물로 형성한다. 제 1 절연 물질층은 폴리실리콘으로 형성할 수도 있다. 제 1 절연 물질층은 에치 백 공정으로 상기 트랜치 내부의 10 내지 90% 정도만 잔류킨다. 제 1 또는 제 2 절연 물질층을 형성하기 전에 상기 트랜치의 측벽에 30 내지 150Å 두께의 산화막 또는 질화막을 형성할 수도 있다. 에치 백 공정은 건식 식각 또는 습식 식각으로 실시한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.
도 2a 및 도 2e는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도이다.
도 2a를 참조하면, 반도체 기판(11) 상에 패드 산화막(12) 및 패드 질화막(13)을 순차적으로 형성한 후 소정 영역의 패드 질화막(13) 및 패드 산화막(12)을 식각하여 제거하고, 반도체 기판(11)을 목표 깊이로 식각하여 트랜치(11a)를 형성한다.
도 2b를 참조하면, 트랜치(11a)가 충분히 매립되도록 전체 상부에 절연 물질층(14)을 형성한다. 이때, 트랜치(11a)에는 절연 물질층(14)이 완전히 매립되지 않아 보이드(15a)가 발생한다.
제 1 절연 물질층(14)은 O3-TEOS 산화물, HDP 산화물 또는 폴리실리콘으로 형성하며, 제 1 절연 물질층(14)을 형성하기 전에 트랜치(11a)의 측벽에 30 내지 150Å 두께의 산화막 또는 질화막을 형성한 후 제 1 절연 물질막(14)을 형성할 수도 있다.
도 2c를 참조하면, 에치 백(Etch back)을 실시하여 반도체 기판(11) 상의 제 1 절연 물질층(14)을 제거하고, 트랜치(11a) 내부의 제 1 절연 물질층(14)도 일부를 제거하여 트랜치(11a)의 저면에만 제 1 절연 물질층(14)의 일부를 잔류시켜 트랜치(11a)의 종횡비(Aspect ratio)를 낮춘다.
이때, 제 1 절연 물질층(14) 내부에 형성된 보이드(15)의 상당 부분도 같이 제거된다. 에치 백을 실시한 후에도 보이드가 완전히 제거되지 않으면 트랜치(11a)의 저면에 잔류하는 제 1 절연 물질층(14)의 상부에는 완전히 제거되지 않은 보이드의 하부가 노출되어 심(15b)이 발생하게 된다.
제 1 절연 물질층(14)은 에치 백 공정으로 트랜치(11a) 내부에 10 내지 90% 정도만 잔류시키며, 에치 백 공정은 습식 식각 또는 건식 식각으로 실시한다.
도 2d를 참조하면, 전체 상에 트랜치(11a)를 완전히 매립할 수 있을 정도로 제 2 절연 물질층(16)을 증착한다.
제 2 절연 물질층(16)은 O3-TEOS 산화물 또는 HDP 산화물으로 형성하며, 제 2 절연 물질층(16)을 형성하기 전에 트랜치(11a)의 측벽에 30 내지 150Å 두께의산화막 또는 질화막을 형성한 후 제 2 절연 물질막(16)을 형성할 수도 있다.
트랜치(11a)는 제 1 절연 물질층(14)에 의해 종횡비가 낮아진 상태이기 때문에, 트랜치(11a) 내부로 제 2 절연 물질층(16)을 보이드 발생 없이 완전히 매립할 수 있다. 제 1 절연 물질층(14)의 상부에 발생한 심(15b)은 제 2 절연 물질층(16)으로 완전히 덮혀 지면서 2차 보이드(15c) 형태로 잔류하게 된다.
도 2e를 참조하면, 화학적 기계적 연마를 실시하여 반도체 기판(11) 상의 패드 질화막(13), 패드 산화막(12) 및 제 2 절연 물질층(16)의 불필요한 부분을 제거하여 제 1 및 제 2 절연 물질층(14 및 16)으로 이루어진 소자 분리막(46)을 형성한다.
화학적 기계적 연마를 실시하여 제 2 절연 물질층(16) 상부의 일부분을 제거하지만, 2차 보이드(15c)는 반도체 기판(11)의 표면보다 더 낮은 곳에 형성되기 때문에 전혀 노출되지 않아 문제가 되지 않는다.
상술한 바와 같이, 본 발명은 보이드에 의해 형성되는 심을 제거하여 잔류물이 발생하는 것을 방지함으로써 소자의 불량을 방지하고 전기적 특성을 향상시키는 효과가 있다.
Claims (6)
- 반도체 기판 상에 패드 산화막 및 패드 질화막을 순차적으로 형성한 후 소정 영역의 상기 패드 질화막 및 상기 패드 산화막을 식각하여 제거하고, 상기 반도체 기판을 목표 깊이로 식각하여 트랜치를 형성하는 단계;상기 트랜치를 포함한 전체 상부에 제 1 절연 물질층을 증착한 후 에치 백을 실시하여 상기 트랜치의 저면부에만 상기 제 1 절연 물질층의 일부를 잔류시키는 단계;상기 트랜치를 포함한 전체 상부에 제 2 절연 물질층을 증착하여 상기 트랜치를 완전히 매립하는 단계 및화학적 기계적 연마를 실시하여 상기 반도체 기판 상의 상기 제 2 절연 물질층, 상기 패드 질화막, 상기 패드 산화막을 제거하여 상기 제 1 및 제 2 절연 물질층으로 이루어진 소자 분리막을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 제 1 또는 제 2 절연 물질층은 O3-TEOS 산화물 또는 HDP 산화물로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 제 1 절연 물질층은 폴리실리콘으로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 제 1 절연 물질층은 에치 백 공정으로 상기 트랜치 내부의 10 내지 90% 정도만 잔류시키는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 제 1 또는 제 2 절연 물질층을 형성하기 전에 상기 트랜치의 측벽에 30 내지 150Å 두께의 산화막 또는 질화막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 에치 백 공정은 건식 식각 또는 습식 식각으로 실시하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
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