KR100578239B1 - 반도체장치의 소자분리막 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 격리막을 제조하는 방법에 관한 것으로 특히, 실리콘 기판 상에 산화방지 패턴을 형성하여 소자분리영역의 상기 실리콘 기판 표면을 노출시키는 제1 단계와; 제 1단계를 통해 노출된 실리콘 기판을 선택적으로 식각하여 실리콘 기판 내에 트렌치를 형성하는 제2 단계와; 제 2단계를 통해 트렌치가 형성된 실리콘 기판 전면에 일정 두께의 1차 산화막을 증착하는 제 3단계; 및 제 3과정을 통해 증착되어진 1차 산화막 상부에 일정 두께의 2차 산화막을 증착하는 제 4단계를 포함하여 STI(shallow trench isolation) 공정을 적용하는 경우 STI 영역(region)간에 폭이 좁은 경우에 액티브 영역(Active region)과 STI 영역에서 단차를 줄임으로써 공공(void)을 억제하여 소자의 폴리 브리지(poly bridge) GOI(gate oxide intergrity)특성, 누전(leakage) 특성 등을 개선한다.

STI, void, poly bridge

Description

반도체장치의 소자분리막 형성방법{Method of Forming Shallow Trench Isolation Layer in Semiconductor Device}

도 1은 종래의 소자분리막 형성 방법에 따른 문제점을 설명하기 위한 공정 단면 예시도

도 2는 종래 기술의 문제점이 발생하는 원인에 대해 살펴보기 위한 예시도

도 3 내지 도 9는 본 발명에 따른 반도체장치의 소자분리막 형성 과정을 설명하기 위한 공정 예시도

본 발명은 반도체 소자의 격리막을 제조하는 방법에 관한 것으로 특히, STI(shallow trench isolation) 공정을 적용하는 경우 STI 영역(region)간에 폭이 좁은 경우에 액티브 영역(Active region)과 STI 영역에서 단차를 줄임으로써 공공(void)을 억제하여 소자의 폴리 브리지(poly bridge) GOI(gate oxide intergrity)특성, 누전(leakage) 특성 등을 개선하기 위한 반도체장치의 소자분리막 형성방법에 관한 것이다.

일반적으로, 종래 소자분리막 제조 방법 중 현재 가장 보편적으로 사용되는 STI(shallow trench isolation) 공정은 소자분리영역의 실리콘 기판에 트렌치를 형성한 후 화학기상증착법으로 산화막을 증착하여 트렌치 내부를 채우고 산화막을 화학적기계적연마(chemical mechanical polishing) 방법으로 제거하여 평탄화시켜 필드산화막을 형성하는 과정으로 이루어진다.

이때, 소자분리막 형성 공정에서는 상대적으로 좁은 트렌치 내에 양호하게 산화막을 매립하기 위해서 상대적으로 매립 특성이 양호한 고밀도 플라즈마 화학기상증착법(high density plasma chemical vapor deposition)으로 증착한 산화막으로 트렌치를 채운다. 그러나 이러한 방법을 사용할 경우 첨부한 도 1에 도시한 바와 같이 깊이가 0.25 ㎛, 폭이 0.1 ㎛인 미세 트렌치 내부에는 공공(void; V) 발생 가능성이 높은 것으로 알려져 있다.

따라서 0.1 ㎛ 이하의 설계규칙(design rule)을 갖는 소자의 소자분리막 형성을 위해 STI 공정을 적용할 경우 트렌치 매립이 불량하게 이루어져 소자 간 절연에 심각한 문제를 유발할 수 있다.

첨부한 도 1에서 미 설명 참조번호 10은 실리콘 기판이며, 참조번호 11은 얇은 산화막이고, 참조번호 12는 질화막이고, 참조번호 20은 산화막을 각각 나타낸다.

상술한 문제점을 해소하기 위한 본 발명의 목적은 반도체 소자의 격리막을 제조하는 방법에 관한 것으로 특히, STI(shallow trench isolation) 공정을 적용하는 경우 STI 영역(region)간에 폭이 좁은 경우에 액티브 영역(Active region)과 STI 영역에서 단차를 줄임으로써 공공(void)을 억제하여 소자의 폴리 브리지(poly bridge) GOI(gate oxide intergrity)특성, 누전(leakage) 특성 등을 개선하기 위한 반도체장치의 소자분리막 형성방법을 제공하는 데 있다.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 소자분리막 형성 방법의 특징은, 실리콘 기판 상에 산화방지 패턴을 형성하여 소자분리영역의 상기 실리콘 기판 표면을 노출시키는 제1 단계와; 제 1단계를 통해 노출된 실리콘 기판을 선택적으로 식각하여 실리콘 기판 내에 트렌치를 형성하는 제2 단계와; 제 2단계를 통해 트렌치가 형성된 실리콘 기판 전면에 일정 두께의 1차 산화막을 증착하는 제 3단계; 및 제 3과정을 통해 증착되어진 1차 산화막 상부에 일정 두께의 2차 산화막을 증착하는 제 4단계를 포함하는 데 있다.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 소자분리막 형성 방법의 부가적인 특징은, 제 3단계에서 형성되는 1차 산화막이 트렌치 영역에서 실리콘 기판의 높이 근접하게 증착되는 데 잇다.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 소자분리막 형성 방법의 부가적인 다른 특징은, 제 4단계에서 형성되는 2차 산화막이 트렌치 영역에서 산화방지 패턴의 높이 근접하게 증착되는 데 있다.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 소자분리막 형성 방법의 부가적인 또 다른 특징은, 상기 산화방지 패턴을 제거하는 제5 단계를 더 포함하는 데 있다.

본 발명의 상술한 목적과 여러 가지 장점은 이 기술 분야에 숙련된 사람들에 의해, 첨부된 도면을 참조하여 후술되는 본 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.

본 발명의 상세한 설명에 앞서, 도 2를 참조하여 종래 기술의 문제점이 발생하는 원인에 대해 살펴보면, 공공(Void; V) 현상은 STI 영역(region)의 폭이 좁은 경우에 더욱 심화되는 것을 알 수 있다.

즉, STI 영역(region)의 폭이 넓은 A 영역에서는 공공(Void) 현상이 발생되지 않고 있으나, STI 영역(region)의 폭이 좁은 B 영역에서는 공공(Void) 현상이 발생하였고, STI 영역(region)의 폭이 보다 좁은 C 영역에서는 공공(Void) 현상이 보다 심화되는 것을 알 수 있다.

이와 같은 현상이 발생되는 원인은 참조번호 A로 지칭되는 영역에 대해서 살펴보면 액티브 영역(Active region)과 STI 영역에서 단차는 참조번호 Y로 지칭되는 크기를 갖는다.

이에 반해 참조번호 B 혹은 C로 지칭되는 영역에서에서도 역시 액티브 영역(Active region)과 STI 영역에서 단차는 참조번호 Y로 지칭되는 크기를 갖는다.

따라서 STI 영역(region)의 폭이 A인 경우 액티브 영역(Active region)과 STI 영역에서 단차가 Y일 때 공공 현상이 발생되지 않게 된다. 따라서, 밑변대 높이의 비가 A:Y의 비를 가질 수 있다면 즉, 폭이 B 혹은 C인 영역에서의 액티브 영역(Active region)과 STI 영역에서 단차가 Y보다 작으면 공공(Void) 현상이 발생되 지 않거나 억제될 수 있을 것이다.

이때, 구조적인 변경을 통해 액티브 영역(Active region)과 STI 영역에서 단차를 줄이게 되면 소자분리막의 자체 기능의 손실을 가져올 수 있다. 그러므로, 매립 절연막의 형성을 복수회로 실시하여, 일단 매립 절연막을 형성한 후에 나중에 실시되는 매립 절연막은 낮은 단차에서 형성되도록 한다.

이하, 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다.

첨부한 도 3 내지 도 7은 본 발명에 따른 반도체장치의 소자분리막 형성 과정을 설명하기 위한 공정 예시도이다.

먼저 도 3에 도시한 바와 같이, 실리콘 기판(10)을 산화시켜 그 표면에 25Å 내지 100Å정도의 얇은 산화막(11)을 형성하고, 산화막(11) 상에 1000Å 내지 2000Å 두께의 질화막(12)을 증착한 다음, 사진식각 공정 등을 통하여 소자분리 영역의 질화막(12) 및 산화막(11)을 선택적으로 제거하여 소자분리영역의 실리콘 기판(10)을 노출시키고, 노출된 실리콘 기판(10)을 2000Å 내지 4000Å 정도 식각하여 실리콘 기판(10) 내에 트렌치(참조번호 미부여)를 형성한다.

이후 도 4에 도시한 바와 같이, 트렌치영역을 채우기 위한 섭씨 800℃ 내지 1100℃ 온도에서 습식 또는 건식산화를 실시하여 전체 구조상에 일정 두께의 1차 산화막(20A)을 증착한다.

이때 바람직하기는 트렌치 바닥에 노출된 실리콘 기판(10)상에 형성되는 산화막(20A)을 실리콘 기판(10)의 높이만큼 성장시킨다.

이후 도 5와 도 6에 도시되어 있는 바와 같이, 포토레지스터(21)를 전면에 도포한 후 평탄화시키고서, 소자분리 영역의 포토레지스터(21)를 선택적으로 제거하게 된다.

이때, 첨부한 도 6에 도시되어 있는 바와 같이, 도 4에 도시되어 있는 공정에 따라 형성되어진 참조번호 20A로 지칭되는 산화막의 일부도 제거된다.

이후, 첨부한 도 7에 도시되어 있는 바와 같이. 포토레지스터(21)을 제거한다. 그 후, 트렌치영역을 채우기 위한 섭씨 800℃ 내지 1100℃ 온도에서 습식 또는 건식산화를 실시하여 전체 구조상에 일정 두께의 2차 산화막(20B)을 증착한다.(도8 참조)

이어서, 산화막(20A, 20B)을 평탄화 하기 위한 화학적 기계적 연마 공정을 거친 후, H₃PO₄ 용액을 이용하여 질화막을 제거함으로써 소자분리막을 완성한다.(도9 참조)

이상의 설명에서 본 발명은 특정의 실시 예와 관련하여 도시 및 설명하였지만, 특허청구범위에 의해 나타난 발명의 사상 및 영역으로부터 벗어나지 않는 한도 내에서 다양한 개조 및 변화가 가능하다는 것을 당 업계에서 통상의 지식을 가진 자라면 누구나 쉽게 알 수 있을 것이다.

이상에서 설명한 바와 같은 본 발명에 따른 반도체장치의 소자분리막 형성방법을 제공하면, 기존 방법에 의한 공정 진행시 STI CD 크기의 쉬링크(shrink)됨에 따라 좁은 STI 폭영역(narrow STI width region)에서 액티브 영역(Active region)과 STI 영역(STI region)과의 단차로 인한 트랜치 윗부분에서 매립시 완전한 매립을 이루지 못하여 절연막 내부에 공공현상이 발생되고 후속 공정인 게이트 폴리 진행시 공공 영역(void region)에 디포지션(deposition)된 폴리실리콘이 남아 폴리 실리콘간의 브리지(bridge) 발생의 원인으로 작용될 수 있었던 문제점을 해소할 수 있게 된다.

Claims (4)

1. 실리콘 기판 상에 산화방지 패턴을 형성하여 소자분리영역의 상기 실리콘 기판 표면을 노출시키는 제1 단계와;

   상기 제 1단계를 통해 노출된 상기 실리콘 기판을 선택적으로 식각하여 상기 실리콘 기판 내에 트렌치를 형성하는 제2 단계와;

   상기 제 2단계를 통해 트렌치가 형성된 상기 실리콘 기판 전면에 일정 두께의 1차 산화막을 증착하는 제 3단계; 및

   상기 제 3과정을 통해 증착되어진 1차 산화막 상부에 일정 두께의 2차 산화막을 증착하는 제 4단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
2. 제 1항에서,

   상기 제 3단계에서 형성되는 1차 산화막이 트렌치 영역에서 상기 실리콘 기판의 높이 근접하게 증착되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
3. 제 1항에서,

   상기 제 4단계에서 형성되는 2차 산화막이 트렌치 영역에서 상기 산화방지 패턴의 높이 근접하게 증착되는 것을 특징으로 하는 반도체 소자의 소자분리막 형 성 방법.
4. 제 1항에서,

   상기 산화방지 패턴을 제거하는 제5 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.

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