KR100509811B1 - Ｓｔｉ 제조 방법 - Google Patents

Ｓｔｉ 제조 방법 Download PDF

Info

Publication number
KR100509811B1
KR100509811B1 KR10-2003-0006822A KR20030006822A KR100509811B1 KR 100509811 B1 KR100509811 B1 KR 100509811B1 KR 20030006822 A KR20030006822 A KR 20030006822A KR 100509811 B1 KR100509811 B1 KR 100509811B1
Authority
KR
South Korea
Prior art keywords
photoresist
sti
oxide film
trench
film
Prior art date
Application number
KR10-2003-0006822A
Other languages
English (en)
Other versions
KR20040070648A (ko
Inventor
명정학
Original Assignee
동부아남반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부아남반도체 주식회사 filed Critical 동부아남반도체 주식회사
Priority to KR10-2003-0006822A priority Critical patent/KR100509811B1/ko
Publication of KR20040070648A publication Critical patent/KR20040070648A/ko
Application granted granted Critical
Publication of KR100509811B1 publication Critical patent/KR100509811B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means

Abstract

본 발명은 STI를 이루는 트렌치의 상층부를 넓혀 후속 산화막 갭필 공정의 마진을 확보하는 방법에 관한 것이다. 종래에는 트렌치의 폭을 작게 하면서 깊게 형성함에 따라 갭필은 더욱 어려워지게 되고, 그에 따른 갭필 불량은 후속 화학적 기계적 연마 공정에서 평탄화에 많은 문제를 유발시킨다. 본 발명은 트렌치 영역의 상층부를 넓혀서 후속 산화막 갭필 공정의 마진을 확보하여 STI 갭필이 잘 이루어지도록 한다. 따라서, 소자간의 절연이 극대화되고 후속 화학적 기계적 연마 공정에서 평탄화가 잘 이루어진다.

Description

ＳＴＩ 제조 방법{METHOD FOR MANUFACTURING STI}
본 발명은 STI(Shallow Trench Isolation) 제조 방법에 관한 것으로, 특히, 반도체 소자의 STI 형성을 위한 트렌치(trench)의 상층부를 넓혀 후속 산화막 갭필(oxide gap fill) 공정의 마진을 확보하는 방법에 관한 것이다.
반도체 소자가 점차 쉬링크(shrink)되어감에 따라 소자간 절연의 중요성이 더욱 더 대두되고 있으며, 또한 얼마나 폭을 작게하고 깊게 트렌치를 형성 할 수 있느냐 하는 것이 중요한 문제로 등장하고 있다.
그러나, 트렌치의 폭을 작게 하면서 깊게 형성함에 따라 갭필은 더욱 어려워지게 되고, 그에 따른 갭필 불량은 후속 화학적 기계적 연마(CMP) 공정에서 평탄화에 많은 문제를 유발시킨다.이러한 종래 기술의 문제점은 한국공개특허공보 1999-0083521호의 "트렌치 분리 구조체의 형성 방법"의 상세한 설명에서도 지적되고 있다.도 2a 내지 도 2c는 동호의 공개특허공보에 첨부된 도면으로서, 종래 기술에 따른 트렌치 분리 구조체의 형성 방법을 나타낸 부분 단면도이다.동호의 공개특허공보에 기재된 트렌치 분리 구조체의 형성 과정을 살펴보면 다음과 같다.먼저, 패드 산화물로 기능하는 SiO2막(105)을 기판(101)의 주표면 상에 형성하고, 그 상부에 분리 트렌치용 마스크로 이용할 Si3N4막(106)을 형성한다.Si3N4막(106) 상에 포토레지스트막(도시하지 않음)을 형성한 후, 그 포토레지스트막을 패터닝하여 이후 형성시킬 분리 트렌치에 대응하는 개구를 포토레지스트막에 형성한다.포토레지스트막을 마스크로 이용하여 건식 식각을 통해 Si3N4막(106) 및 SiO2막(105)을 패터닝하여 홀(118)을 형성하며, 포토레지스트막을 제거한 후 Si3N4막(106)을 마스크로 이용하여 건식 식각을 통해 기판(101)의 주표면을 선택적이면서 수직하게 제거하여 분리 트렌치(103)를 기판(101)에 형성한다(도 2a 참조).Si3N4막(106) 상에 SiO2막(113)을 형성하여 기판(101)의 전체 주표면을 도포한다. 이때 Si3N4막(106) 상에 SiO2막(113)이 증착됨과 동시에 SiO2막(113)이 트렌치(103) 및 관통홀(118) 내에 증착된다(도 2b 참조).하부 Si3N4막(106)의 표면이 노출될 때까지 SiO2막(113)을 화학 및 기계적 연마법(CMP)으로 연마하여 평탄화하며, 잔여 Si3N4막(106) 및 하부 SiO2막(105)을 습식 식각에 의해 제거한다. 이로서 트렌치(103) 및 잔여 SiO2막(113)은 2개의 인접한 활성 영역(A101 및 A102)을 전기적으로 절연시키는 트렌치 분리 구조체(102)를 이룬다(도 2c 참조).이와 같은 종래 기술에 따른 트렌치 분리 구조체의 형성 방법은, 도 2b에 나타낸 바와 같이, SiO2막(113)을 형성하는 공정 동안에 보이드(즉, 매립되지 않은 부분)(114)가 잔여 SiO2막(113) 내에 형성되기 쉽다. 이는 분리 트렌치(103)의 폭이 좁아져서 종횡비가 높아지기 때문이다. 아울러 트렌치(103)의 상부 영역, 즉 Si3N4막(106)의 수직한 프로파일(profile)은 트렌치(103)에 SiO2막(113)을 증착하는 갭필 공정 중에 그 코너 부근에 SiO2막(113)이 과도하게 증착되는 오버 행(over hang)을 유발할 우려가 매우 높으며, 이는 보이드(114)를 발생시키는 주요 요인으로 작용하여 갭필 불량을 초래한다.보이드(114)가 SiO2막(113) 내에 존재하게 되면 트렌치 분리 구조체(102)의 기계적인 강도 뿐만 아니라 전기적인 절연 능력도 저하되며, 도 2c에 나타낸 바와 같이, 보이드(114)가 SiO2막(113)의 CMP 공정 후에, 기판(101)의 주표면 상에 나타나서 상부 배선층 또는 상부 배선(후속 공정에서 형성됨)을 단선 및 단절시키는 문제점을 발생시킨다.
본 발명은 상술한 결점을 해결하기 위하여 안출한 것으로, 반도체 소자의 STI 형성을 위한 트렌치의 프로파일을 개선하여 트렌치에 절연체를 증착하는 갭필 공정 중 오버 행에 의해 발생될 수 있는 갭필 불량을 방지하도록 한 STI 제조 방법을 제공하는 데 그 목적이 있다.이러한 목적을 달성하기 위한 본 발명에 따른 STI 제조 방법은, 기판 위에 패드 산화막, 나이트라이드, 및 산화막을 차례로 적층하는 제 1 단계와, 산화막 상부에 포토 레지스트를 도포한 후 패터닝하여 STI 영역의 포토 레지스트를 제거하는 제 2 단계와, 패터닝된 포토 레지스트를 마스크로 이용하여 노출된 산화막 전부와 나이트라이드의 일정 깊이를 제거하는 제 3 단계와, 산화막에 대한 습식 식각을 수행하여 그 측벽을 라운드 형상으로 제거하는 제 4 단계와, 포토 레지스트에 의한 개구부 영역을 확장하기 위해 그 내측을 일정량 제거하는 제 5 단계와, 개구부 영역이 확장된 포토 레지스트를 마스크로 이용해 노출된 잔여 나이트라이드의 내측 상면 모서리 부분을 경사 형태로 제거하는 제 6 단계와, 드러난 STI 영역의 패드 산화막 및 기판을 일정 깊이로 제거하여 트렌치를 형성하는 제 7 단계와, 잔여 포토 레지스트 및 산화막을 제거한 후 전표면에 STI 갭필용 산화막을 형성하는 제 8 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명하면 다음과 같다.
도 1a 내지 도 1h는 본 발명에 따른 STI 제조 방법의 일 실시예를 공정별로 나타낸 단면도이다. 이하의 설명에서 각 공정별 공정 조건 등은 한국공개특허공보 1999-0083521호에 기재된 종래 기술 분야의 설명, 또는 공지된 일반적인 STI 제조 방법으로부터 유추될 수 있다.
먼저, 도 1a와 같이 실리콘 기판(10) 위에 패드 산화막(12), 나이트라이드(14), 및 산화막(16)을 차례로 적층한다. 이후 산화막(16) 전체 상부에 포토 레지스트(18)를 도포한 후, 패터닝을 통해 STI 영역의 포토 레지스트(18)를 제거한다.
도 1b와 같이 건식 식각을 수행하여 필드(field) 역할을 수행 할 STI 영역 즉, 포토 레지스트(18) 영역 이외의 산화막(16) 전부와 나이트라이드(14)의 일정 깊이 까지를 제거한다. 즉, 포토 레지스트(18)를 마스크로 이용하여 건식 식각에 의해 노출된 산화막(16)의 전부와 나이트라이드(14)의 일정 깊이를 연속적으로 패터닝한다.
도 1c와 같이 습식 식각을 수행하여 패턴에 영향을 주지 않으면서 산화막(16)만 라운드(round) 식각한다. 즉 공정 챔버를 통상의 산화막 식각 공정조건에 맞춘 상태에서 산화막(16)의 습식 식각을 수행하면 통상의 습식 식각 결과물과 같이 그 측벽이 라운드 형상으로 제거된다.
도 1d와 같이 개구부 영역을 확장하기 위해 포토 레지스트(18)의 내측을 일정량 제거한다. 이때, 다른 막질에 영향을 주지 않도록 통상적으로 이용되는 포토 레지스트 제거용 O2 플라즈마(plasma)를 이용한다.
도 1e와 같이 나이트라이드(14)를 추가로 식각하여 나이트라이드(14) 내측 상면 모서리 부분이 경사 형태로 되도록 한다. 즉, 공정 챔버를 통상의 나이트라이드 식각 공정조건에 맞춘 상태에서 포토 레지스트(18)를 마스크로 이용하여 남아 있는 나이트라이드(14)의 두께만큼만 건식 식각을 수행하면, 패턴 자체가 확대된 상태이며 상부의 산화막(16)이 라운드 형태로 식각되어져 있으므로 나이트라이드(14)는 자연스럽게 경사 식각 프로파일(slope etched profile)로 만들어지게 된다.
도 1f와 같이 드러난 패드 산화막(12) 및 기판(10)을 일정 깊이 제거하여 트렌치를 형성한다. 이때, 공정 챔버를 통상의 트렌치 형성 공정조건에 맞춘 상태에서 Cl 플라즈마 베이스(plasma base)로 기판(10)을 건식 식각하여 나이트라이드(14)에 대한 영향이 발생되지 않도록 한다.
도 1g와 같이 포토 레지스트(18)를 제거한 후, 노출된 잔여 산화막(16)을 습식 식각을 통해 제거한다.
도 1h와 같이 STI 갭필용 산화막(20)을 전표면에 증착한다. 즉 나이트라이드(14) 상에 산화막(20)을 형성하여 기판(10)의 전체 주표면을 도포한다. 이때 나이트라이드(14) 상에 산화막(20)이 증착됨과 동시에 산화막(20)이 트렌치 내에 증착된다.이후에는, 종래 기술과 마찬가지로 나이트라이드(14)의 표면이 노출될 때까지 산화막(20)을 화학 및 기계적 연마법(CMP)으로 연마하여 평탄화하며, 잔여 나이트라이드(14) 및 패드 산화막(12)을 습식 식각에 의해 제거한다. 이로서 2개의 인접한 활성 영역을 전기적으로 절연시키는 STI 구조를 이룬다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주 내에서 당업자에 의해 여러 가지 변형이 가능하다.
이상에서 설명한 바와 같이, 본 발명은 트렌치 영역의 상층부를 넓혀서 후속 산화막 갭필 공정의 마진을 확보하여 STI 갭필이 잘 이루어지도록 한다. 따라서, 소자간의 절연이 극대화되고 후속 화학적 기계적 연마 공정에서 평탄화가 잘 이루어진다.
도 1a 내지 도 1h는 본 발명에 따른 STI 제조 방법의 일 실시예를 공정별로 나타낸 단면도.도 2a 내지 도 2c는 종래 기술에 따른 트렌치 분리 구조체의 형성 방법을 나타낸 부분 단면도.

Claims (6)

  1. 기판 위에 패드 산화막, 나이트라이드, 및 산화막을 차례로 적층하는 제 1 단계와,
    상기 산화막 상부에 포토 레지스트를 도포한 후 패터닝하여 STI 영역의 상기 포토 레지스트를 제거하는 제 2 단계와,
    상기 패터닝된 포토 레지스트를 마스크로 이용하여 노출된 상기 산화막 전부와 상기 나이트라이드의 일정 깊이를 제거하는 제 3 단계와,
    상기 산화막에 대한 습식 식각을 수행하여 그 측벽을 라운드 형상으로 제거하는 제 4 단계와,
    상기 포토 레지스트에 의한 개구부 영역을 확장하기 위해 그 내측을 일정량 제거하는 제 5 단계와,
    상기 개구부 영역이 확장된 포토 레지스트를 마스크로 이용해 노출된 상기 잔여 나이트라이드의 내측 상면 모서리 부분을 경사 형태로 제거하는 제 6 단계와,
    드러난 상기 STI 영역의 패드 산화막 및 기판을 일정 깊이로 제거하여 트렌치를 형성하는 제 7 단계와,
    상기 잔여 포토 레지스트 및 산화막을 제거한 후 전표면에 STI 갭필용 산화막을 형성하는 제 8 단계
    를 포함하는 STI 제조 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 3 단계의 상기 산화막 및 나이트라이드의 제거는 건식 식각으로 수행하는 것을 특징으로 한 STI 제조 방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제 5 단계의 상기 개구부 영역 확장을 위해 O2 플라즈마를 이용하여 상기 포토 레지스트의 내측을 일정량 제거하는 것을 특징으로 한 STI 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 7 단계의 상기 트렌치 형성 시 상기 패드 산화막 및 기판을 Cl 플라즈마 베이스로 건식 식각하는 것을 특징으로 한 STI 제조 방법.
KR10-2003-0006822A 2003-02-04 2003-02-04 Ｓｔｉ 제조 방법 KR100509811B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2003-0006822A KR100509811B1 (ko) 2003-02-04 2003-02-04 Ｓｔｉ 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0006822A KR100509811B1 (ko) 2003-02-04 2003-02-04 Ｓｔｉ 제조 방법

Publications (2)

Publication Number Publication Date
KR20040070648A KR20040070648A (ko) 2004-08-11
KR100509811B1 true KR100509811B1 (ko) 2005-08-24

Family

ID=37358879

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0006822A KR100509811B1 (ko) 2003-02-04 2003-02-04 Ｓｔｉ 제조 방법

Country Status (1)

Country Link
KR (1) KR100509811B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100865455B1 (ko) * 2007-07-31 2008-10-28 주식회사 동부하이텍 Ｓｔｉ 공정에서의 딤플 발생 방지방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100801062B1 (ko) * 2006-07-07 2008-02-04 삼성전자주식회사 트렌치 소자 분리 방법, 이를 이용한 게이트 구조물 형성방법 및 불 휘발성 메모리 소자 형성 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100865455B1 (ko) * 2007-07-31 2008-10-28 주식회사 동부하이텍 Ｓｔｉ 공정에서의 딤플 발생 방지방법

Also Published As

Publication number Publication date
KR20040070648A (ko) 2004-08-11

Similar Documents

Publication Publication Date Title
KR100428805B1 (ko) 트렌치 소자분리 구조체 및 그 형성 방법
US6171896B1 (en) Method of forming shallow trench isolation by HDPCVD oxide
US6413836B1 (en) Method of making isolation trench
KR100509811B1 (ko) Ｓｔｉ 제조 방법
KR100564550B1 (ko) 트랜치형 소자분리막을 구비하는 반도체 장치 및 그 제조방법
KR20010046153A (ko) 반도체장치의 트렌치 구조의 소자분리막 형성방법
KR100559590B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR20050028618A (ko) 반도체 소자의 소자분리막 형성방법
KR100289663B1 (ko) 반도체 소자의 소자 분리막 형성방법
KR100567872B1 (ko) 반도체 제조 장치에서의 소자 분리막 형성 방법
KR19980048836A (ko) 반도체 소자의 소자분리막 형성방법
KR100712983B1 (ko) 반도체 소자의 평탄화 방법
KR100652288B1 (ko) 반도체 소자의 소자 분리막 제조 방법
KR100539001B1 (ko) 반도체 소자의 소자분리막 형성 방법
KR100561524B1 (ko) 소자 분리막 형성 방법
KR100565759B1 (ko) 반도체 소자의 제조방법
KR100578239B1 (ko) 반도체장치의 소자분리막 형성방법
KR100333378B1 (ko) 반도체 소자의 제조방법
KR100273244B1 (ko) 반도체소자의분리영역제조방법
KR100245301B1 (ko) 반도체 소자의 트렌치 아이솔레이션 형성 방법
KR20000051689A (ko) 반도체 소자 분리를 위한 얕은 트렌치 제조 방법
KR100396792B1 (ko) 반도체소자의 격리영역 화학기계적 연마방법
KR19980065679A (ko) 얕은 트렌치 절연 형성 방법
KR20050069427A (ko) 소자 분리막 형성 방법
KR20020056269A (ko) 반도체소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110719

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee