KR100865455B1 - Ｓｔｉ 공정에서의 딤플 발생 방지방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 50
- 238000002955 isolation Methods 0.000 title abstract description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 68
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 68
- 238000005530 etching Methods 0.000 claims abstract description 23
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 21
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 21
- 239000010703 silicon Substances 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 17
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 6
- 238000004380 ashing Methods 0.000 claims abstract description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 5
- 239000001301 oxygen Substances 0.000 claims abstract description 5
- 238000000151 deposition Methods 0.000 claims description 3
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 abstract 1
- 239000007789 gas Substances 0.000 description 13
- 239000011810 insulating material Substances 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 8
- 238000001020 plasma etching Methods 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- LELOWRISYMNNSU-UHFFFAOYSA-N hydrogen cyanide Chemical compound N#C LELOWRISYMNNSU-UHFFFAOYSA-N 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 241000293849 Cordylanthus Species 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000003085 diluting agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
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- Condensed Matter Physics & Semiconductors (AREA)
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- Physics & Mathematics (AREA)
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- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
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Abstract
본 발명은 STI 공정 진행시 트렌치 구조의 형태상의 취약부분을 변경시켜 트렌치내에 절연물질을 채울 때 딤플이 발생하는 현상을 방지할 수 있도록 하는 STI 공정에서의 딤플 발생 방지방법에 관한 것이다. 이를 실현하기 위한 본 발명은, 실리콘 기판상에 산화막과 실리콘 질화막을 순차로 적층시키고, STI가 형성될 부분을 제외한 부분을 포토레지스트로 도포하는 단계; 상기 실리콘 질화막을 습식 식각하여 라운드 형상의 습식 프로파일을 형성하는 단계; 상기 포토레지스트의 일부를 제거하는 디스컴을 실시하여 상기 습식 프로파일 가장자리의 실리콘 질화막 상측 일부가 오픈되도록 형성하는 단계;및 상기 실리콘 기판과 실리콘 질화막의 경계 및 상기 실리콘 질화막의 상부 가장자리 모서리 부분에 추가적인 플라즈마 식각을 실시하여 상기 실리콘 질화막의 경사를 더욱 완만하게 형성하는 단계;를 포함하는 것을 특징으로 한다. 본 발명에 의하면, Si와 SiN의 선택비를 이용하여 STI 상부 가장자리 부위를 라운딩처리하거나, STI 라이너 패턴을 임의로 형성한 후 SiN을 식각함으로써 딤플이 형성되는 문제점을 방지할 수 있는 장점이 있다.
STI, 딤플, 식각비, 라운딩, 디스컴, 패턴 라이너.
Description
본 발명은 STI 공정에서의 딤플 발생 방지방법에 관한 것으로서, 더욱 상세하게는 반도체 집적회로 제조시 소자간 분리를 위한 STI 공정 진행시 트렌치 구조의 형태상의 취약부분을 변경시켜 트렌치내에 절연물질을 채울 때 딤플(dimple)이 발생하는 현상을 방지할 수 있도록 하는 STI 공정에서의 딤플 발생 방지방법에 관한 것이다.
반도체 회로를 형성함에 있어서는 반도체 기판위에 무수히 많은 저항, 트랜지스터, 다이오드 등이 형성되며, 이러한 각각의 소자들은 전기적으로 분리될 필요가 있다. 또한 반도체 소자가 점차 고집적화되어감에 따라 이러한 소자들을 분리시키기 위한 반도체 소자의 분리막도 그 크기가 점차 축소되고 있다.
종래 0.25㎛ 보다 큰 소자를 분리시키기 위하여 일반적으로 사용된 방법으로는 실리콘 부분 산화법(LOCOS, Local Oxidation of Silicon)이 있었다. 그러나 실리콘 부분 산화법에서는 질화막 측면으로 산소가 일부 침투하여 질화막 측면 하부에 산화막이 형성되어서 질화막의 가장자리가 약간 들려 올라가게 된다. 이러한 현 상을 새의 부리 효과(bird's beak effect)라고 한다. 이러한 현상은 실리콘 부분 산화공정의 원하지 않는 부산물이다.
따라서 상기 문제점을 극복하면서 0.25㎛ 이하 기술로서 대두된 것이 STI (STI, Shallow Trench Isolation)공정이다.
도 1은 종래 STI 형성 공정 순서도이다.
STI(20)를 형성하기 위하여 먼저 실리콘 기판(11) 위에 산화막(Oxide, 12)과 실리콘 질화막(SiN, 13)을 차례로 증착시켜서 도 1의 (a)와 같은 형상이 되도록 한다.
다음으로 실리콘 질화막(13)의 상부에 포토레지스트(14)를 도포하고 노광, 현상을 거치면서 트렌치(10)가 형성될 부분의 상부가 오픈되도록 하여 도 1의 (b)와 같은 형상이 되도록 한다.
그 후 반응성 이온 식각(RIE; Reactive Ion Etch)으로 트렌치(10)를 형성하고, 포토레지스트(14)의 제거, 세정 공정을 거치면서 도 1의 (c)와 같은 형상이 되도록 한다. 또한, 식각후 열산화를 얇게 시켜 이후 CVD(Chemical Vapor Deposition)로 절연물질(15)을 채우는 과정에서 불순물이 실리콘 기판(11)에 침투하는 것을 방지한다.
다음으로 트렌치(10)와 실리콘 질화막(13)의 상부에 CVD로 절연물질(15)인 SiO2를 도 1의 (d)와 같이 채운다.
마지막으로 CMP(Chemical Mechanical Polishing) 공정을 통하여 절연물 질(15)의 일부를 제거하여 평탄화시키고, 식각공정으로 실리콘 질화막(13)을 제거하면 도 1의 (e)와 같은 STI(20)가 형성되는 것이다.
미세회로 패턴의 CMP 공정에서는 고선택도를 가진 슬러리(HSS; High Selectivity Slurry)를 사용하며, Oxide:Nitride 의 선택비가 10:1 ~ 40:1 의 범위를 갖는다. 또한, 상기 실리콘 질화막(13)의 제거후에 남게 되는 산화막(12)의 두께는 약 150Å이 된다.
그러나, 상기한 종래의 STI 형성공정에서의 가장 큰 문제점은 반도체 소자의 집적도가 점점 높아질수록 도 1의 (e)에 도시된 바와 같이 절연물질(15)을 채울 때 딤플(Dimple, 16)이 형성되는 것이다.
딤플(16)이 형성되는 원인은 STI(20) 상부 가장자리 부분이 각진 형태로 되어 있기 때문에 절연물질(15)인 SiO2가 상기 가장자리 부분에서 가장 빨리 증착되기 때문에 발생하는 것이다.
상기 딤플(16)은 STI(20) 내부에 형성되는 빈 공간(void)으로서 반도체 소자의 표면 높낮이 결함(Topology Defect) 및 후속 공정인 게이트 산화막 및 게이트 폴리 형성시 상기 딤플(16)내로 폴리 막질이 형성되어 게이트 라인과 브릿지를 유발하는 등 반도체 소자 특성에 악영향을 미칠 수 있으며, 전체 수율을 떨어뜨리게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, STI 상부의 가장자리를 라운딩 처리로 경사면을 형성하여 STI 형성을 위한 갭필링(gap filling)시 STI 상부의 가장자리에 먼저 절연물질이 증착되어 딤플이 발생하는 현상을 방지할 수 있도록 하는 STI 공정에서의 딤플 발생 방지방법을 제공함에 그 목적이 있다.
본 발명의 또 다른 목적은, 실리콘 질화막 상면의 중앙 부분에 STI 패턴 라이너를 임의로 형성하여 종래 딤플이 형성되던 부분에 돌출부가 형성되도록 하여 딤플의 발생을 방지할 수 있도록 하는 STI 공정에서의 딤플 발생 방지방법을 제공함에 그 목적이 있다.
상술한 바와 같은 목적을 구현하기 위한 본 발명의 STI 공정에서의 딤플 발생 방지방법의 일실시예는, 실리콘 기판상에 산화막과 실리콘 질화막을 순차로 적층시키는 단계; 상기 실리콘 질화막의 상면에 STI가 형성될 부분을 제외한 부분을 포토레지스트로 도포하는 단계; 상기 실리콘 질화막을 습식 식각하여 라운드 형상의 습식 프로파일을 형성하는 단계; 상기 포토레지스트의 일부를 제거하는 디스컴(Descum)을 실시하여 상기 습식 프로파일 가장자리의 실리콘 질화막 상측 일부가 오픈되도록 형성하는 단계;및 상기 실리콘 기판과 실리콘 질화막의 경계 및 상기 실리콘 질화막의 상부 가장자리 모서리 부분에 추가적인 플라즈마 식각을 실시하여 상기 실리콘 질화막의 경사를 더욱 완만하게 형성하는 단계;를 포함하는 것을 특징으로 한다.
상기 습식 식각은 CHF3 가스를 사용하는 것을 특징으로 한다.
상기 플라즈마 식각은 HBr:Cl2 = 5:4 의 비율로 하여 Si:SiN = 10:1 의 선택비가 되도록 하는 것을 특징으로 한다.
본 발명의 STI 공정에서의 딤플 발생 방지방법의 다른 일실시예는, 실리콘 기판상에 산화막과 실리콘 질화막을 순차로 적층시키는 단계; 상기 실리콘 질화막의 상면에 STI가 형성될 부분을 제외한 부분을 포토레지스트로 도포하는 단계; 상기 실리콘 질화막의 상면에 STI가 형성될 부분의 중앙부위에 좁은 폭으로 포토레지스트를 추가로 도포한 STI 패턴 라이너를 형성하는 단계; 상기 포토레지스트와 STI 패턴 라이너를 식각 마스크로 하여 실리콘 질화막을 식각하는 단계; 상기 STI 패턴 라이너를 제거하는 산소 애싱 단계; 상기 제거되는 STI 패턴 라이너 하측에 남아 있는 실리콘 질화막인 SiN 라이너의 일부를 제거하여 레지듀를 형성하는 SiN 추가 식각단계;및 상기 레지듀를 포함하여 산화막 및 실리콘 기판에 대해 식각을 수행하여 STI가 형성될 공간에 돌출부가 형성된 트렌치를 형성하는 단계;를 포함하는 것을 특징으로 한다.
상기 트렌치를 형성하는 단계는 Si:SiN = 10:1 의 선택비가 되도록 하는 것을 특징으로 한다.
본 발명에 따른 STI 공정에서의 딤플 발생 방지방법에 의하면, 실리콘 질화막 식각시 CHF3를 이용한 습식식각을 수행하여 라운드 형상의 습식 프로파일을 형성하고, 디스컴(Descum) 공정을 진행하여 패턴의 클리어 밀도를 증가시키며, HBr과 Cl2 가스의 혼합비율에 따른 Si와 SiN의 선택비를 이용하여 STI 상부 가장자리 부위를 라운딩처리함으로써 STI 상부 가장자리 부위에 먼저 절연물질이 증착되어 딤플이 발생되는 문제점을 방지할 수 있는 장점이 있다.
또한 본 발명에 의하면, STI 패턴 라이너를 임의로 형성한 후 실리콘 질화막을 식각하고 레지듀를 형성시킨 상태에서 Si와 SiN의 선택비를 이용하여 상기 레지듀와 실리콘 질화막을 식각함으로써 돌출부를 구비한 트렌치를 형성하여 딤플의 발생을 방지할 수 있는 장점이 있다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대한 구성 및 작용을 상세히 설명하면 다음과 같다.
도 2는 본 발명의 일실시예에 따른 STI 형성 공정 순서도이다.
도 2의 (a)는 실리콘 기판(11)상에 산화막(Oxide, 12)과 실리콘 질화막(SiN, 13)을 순차로 적층시키고, STI가 형성될 영역을 제외한 부분에 포토레지스트(14)를 도포한 모습을 나타낸다.
도 2의 (b)는 실리콘 질화막(13)에 라운드 형상의 습식 프로파일(Wet profile) 또는 확산 프로파일(Diffusion profile)이 형성된 모습을 나타낸다.
실리콘 질화물을 실리콘에 비하여 높은 식각률로 식각하려면 플루오르카본(Fluorocarbon)의 비율이 높은 가스를 사용하되 수소를 포함하는 가스를 사용하는 것이 필요하다.
이때 수소는 플루오르카본을 사용하여 실리콘 질화물의 식각시 실리콘 질화물의 표면에 형성되는 탄소를 시안화수소(HCN)의 형태로 제거가 가능하기 때문이다.
이와 같은 가스중에서 특히 CHF3와 같은 가스를 사용하여 그 비율을 희석 가스보다 늘리면 플루오르 가스의 특성상 도 2의 (b)에서와 같은 라운드 형상으로 식각이 이루어지게 된다.
도 2의 (c)는 포토레지스트(14)에 대한 디스컴(Descum) 공정을 통하여 추가적인 식각을 진행한 후의 모습을 나타낸다.
디스컴 공정을 통하여 포토레지스트(14)의 일부를 제거(ashing)함으로써 실리콘 질화막(13)의 상측 일부가 오픈되도록 하여 후술하는 바와 같이 실리콘 질화막(13)의 경사진 부분을 보다 더 완만하게 형성할 수 있게 된다.
상기 디스컴 공정을 거치고 난 후에는 패턴의 클리어 밀도(clear density)를 증가시킬 수 있다.
도 2의 (d)는 실리콘 기판(11)과 실리콘 질화막(13)의 경계부분 및 실리콘 질화막(13)의 상부 가장자리 모서리 부분에 추가적인 플라즈마 식각을 실시하는 모 습을 나타낸다.
상기 플라즈마 식각은 HBr과 Cl2 조성의 가스로 실시하게 되며, 이때 주 식각 가스인 HBr과 첨가 가스로 사용되는 Cl2를 5:4의 비율로 사용할 경우 Si:SiN의 선택비가 10:1로 되기 때문에 도 2의 (e)에 도시된 바와 같이 실리콘 기판(11)과 실리콘 질화막(13)의 경계부분 및 실리콘 질화막(13)의 상부 가장자리 모서리 부분을 더욱 완만한 경사의 유선형으로 형성할 수 있게 된다.
상기한 바와 같이 라운딩 형태로 형성함으로써 딤플(16)의 원인을 제거할 수 있게 되며, 도 2의 (f)에 도시된 바와 같이 후속 공정인 대기압 화학기상증착(APCVD) 공정으로 SiO2를 채워넣을 경우 종래 실리콘 질화막(13)의 특정 부위에서 SiO2가 먼저 증착되어 딤플(16)이 발생되던 문제점을 해결할 수 있게 된다.
도 3은 본 발명의 다른 일실시예에 따른 STI 형성 공정 순서도이다.
도 3의 (a)는 STI 패턴을 형성할 때 실리콘 질화막(13)의 상면 양측의 포토레지스트(14) 이외에 그 중앙부위에 포토레지스트를 도포한 STI 패턴 라이너(14a)를 추가한 모습을 나타낸다. 이는 STI 패턴 형성시 STI 패턴 라이너(14a)를 동시에 형성함으로써 추가적인 공정없이 실시할 수 있는 방법이다.
STI 식각시에는 실리콘 질화막(SiN, 13) 식각을 우선 실시하는데, 실리콘 질화막(13)의 물질 특성은 정전기 방지와 스크래치(Scratch) 방지 및 STI 라이너 산화막 형성시 산화 마스크와 CMP 공정시 연마종료점의 역할을 한다.
실리콘 질화막(13)의 식각은 EPD(End Point Detection)까지 식각한 후에 산소 애싱(O2 ashing)을 실시한다.
상기 STI 패턴 라이너(14a)는 폭이 좁아서 포토레지스트의 양도 적다. 따라서 더미 패턴(Dummy pattern)처럼 여겨지는 STI 패턴 라이너(14a)는 도 3의 (b)에 도시된 바와 같이 제거된다.
STI 패턴 라이너(14a)가 제거된 후에는, SiN 추가 식각(SiN Over Etch)을 실시하여 도 3의 (c)에 도시된 바와 같이 SiN 라이너(13a)의 일부가 제거되고 남은 상태의 레지듀(Residue, 13b)를 형성한다.
도 3의 (d)는 상기 레지듀(13b)를 포함하여 산화막(12) 및 실리콘 기판(11)에 대해 식각을 수행하여 트렌치(40)를 형성하고 포토레지스트(14)를 제거한 상태를 나타낸다. 상기 실리콘 기판(11)인 Si 식각을 실시하는 가스는 HBr과 Cl2를 사용하고, 레지듀(13b)인 SiN 식각을 실시하는 가스는 CHF4, Ar, O2를 사용하기 때문에 Si와 SiN은 10:1의 선택비를 나타낸다.
따라서 상기 선택비로 레지듀(13b)와 실리콘 기판(11)을 식각하여 딤플(16)의 발생이 예상되는 공간에 미리 돌출부(30)를 형성할 수가 있다.
이에 따라 후속 공정인 대기압 화학기상증착(APCVD) 공정으로 SiO2를 채워넣을 때, 딤플(16)의 형성을 방지할 수 있게 되며, 고집적도의 STI를 형성할 수 있게 된다.
도 1은 종래 STI 형성 공정 순서도,
도 2는 본 발명의 일실시예에 따른 STI 형성 공정 순서도,
도 3은 본 발명의 다른 일실시예에 따른 STI 형성 공정 순서도이다.
<도면의 주요 부분에 대한 부호의 설명>
10,40 : 트렌치 11 : 실리콘 기판
12 : 산화막 13 : 실리콘 질화막
13a : SiN 라이너 13b : 레지듀
14 : 포토레지스트 14a : STI 패턴 라이너
15 : 절연물질 16 : 딤플
20 : STI 30 : 돌출부
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- 실리콘 기판상에 산화막과 실리콘 질화막을 순차로 적층시키는 단계;상기 실리콘 질화막의 상면에 STI가 형성될 부분을 제외한 부분을 포토레지스트로 도포하는 단계;상기 실리콘 질화막의 상면에 STI가 형성될 부분의 중앙부위에 좁은 폭으로 포토레지스트를 추가로 도포한 STI 패턴 라이너를 형성하는 단계;상기 포토레지스트와 STI 패턴 라이너를 식각 마스크로 하여 실리콘 질화막을 식각하는 단계;상기 STI 패턴 라이너를 제거하는 산소 애싱 단계;상기 제거되는 STI 패턴 라이너 하측에 남아 있는 실리콘 질화막인 SiN 라이너의 일부를 제거하여 레지듀를 형성하는 SiN 추가 식각단계;및상기 레지듀를 포함하여 산화막 및 실리콘 기판에 대해 식각을 수행하여 STI가 형성될 공간에 돌출부가 형성된 트렌치를 형성하는 단계;를 포함하는 것을 특징으로 하는 STI 공정에서의 딤플 발생 방지방법.
- 제 4 항에 있어서, 상기 트렌치를 형성하는 단계는 Si:SiN = 10:1 의 선택비가 되도록 하는 것을 특징으로 하는 STI 공정에서의 딤플 발생 방지방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020070076616A KR100865455B1 (ko) | 2007-07-31 | 2007-07-31 | Ｓｔｉ 공정에서의 딤플 발생 방지방법 |
Applications Claiming Priority (1)
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| KR1020070076616A KR100865455B1 (ko) | 2007-07-31 | 2007-07-31 | Ｓｔｉ 공정에서의 딤플 발생 방지방법 |
Publications (1)
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| KR100865455B1 true KR100865455B1 (ko) | 2008-10-28 |
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ID=40177617
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| KR (1) | KR100865455B1 (ko) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000027387A (ko) * | 1998-10-28 | 2000-05-15 | 김영환 | 반도체 소자의 소자분리막 형성 방법 |
| KR20040021374A (ko) * | 2002-09-04 | 2004-03-10 | 아남반도체 주식회사 | 반도체 소자의 셀로우 트렌치 분리막 형성 방법 |
| KR100509811B1 (ko) * | 2003-02-04 | 2005-08-24 | 동부아남반도체 주식회사 | Ｓｔｉ 제조 방법 |
-
2007
- 2007-07-31 KR KR1020070076616A patent/KR100865455B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000027387A (ko) * | 1998-10-28 | 2000-05-15 | 김영환 | 반도체 소자의 소자분리막 형성 방법 |
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