KR100758296B1 - 트렌치의 형성 방법 - Google Patents

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Abstract

트렌치의 형성 방법이 제공된다. 건식식각 공정으로 반도체 기판을 노출하는 마스크 패턴이 형성된다. 상기 마스크 패턴의 측벽에 형성된 폴리머가 제거된다. 상기 마스크 패턴에 의해 노출된 반도체 기판을 식각하여 그 측면이 단일한 기울기를 갖는 트렌치가 형성된다. 상기 폴리머는 산소, 질소, 및 비활성 가스들로 구성된 그룹에서 선택된 어느 하나의 가스 또는 둘 이상의 가스들의 플라즈마를 사용함으로써 정밀하게 제거될 수 있다.
트렌치, 플라즈마, 마스크 패턴, 폴리머

Description

트렌치의 형성 방법{METHOD FOR FORMING TRENCH}
도 1a 내지 도 1e는 종래 기술에 따른 트렌치의 형성 방법을 설명하기 위한 반도체 기판의 단면도들이다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 트렌치의 형성 방법을 설명하기 위한 반도체 기판의 단면도들이다.
♧ 도면의 주요부분에 대한 참조번호의 설명 ♧
110 : 반도체 기판 120 : 패드 산화막
130 : 질화막 140 : 반사 방지층
150 : 마스크층 160 : 감광막 패턴
170 : 트렌치
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 반도체 장치의 트렌치의 형성 방법에 관한 것이다.
반도체 장치의 소자분리 방법에는 크게 선택적 산화에 의해 소자를 전기적으로 분리하는 로코스 방법(LOCOS;local oxidation of silicon)과 트렌치를 사용하여 소자를 전기적으로 분리하는 트렌치 분리법(trench isolation)이 있다.
종래 반도체 장치의 제조에 널리 사용되었던 로코스 방법은 부분적으로 노출된 반도체 기판에 열산화 공정을 진행하여 필드 산화막을 형성한다. 상기 로코스 방법은 공정이 간단한 장점은 있으나, 버즈비크(bird's beak)에 의해 펀치쓰루(punch-through)가 발생하거나 필드 산화막이 얇게 형성되는 단점이 있다. 또 반도체 장치가 고집적화되면서 소자분리 영역의 폭이 감소함에 따라 로코스 방법으로 소자를 분리하는데 어려움이 있다.
상기 로코스 방법의 문제점을 개선하기 위하여 트렌치 분리법이 제안되었다. 트렌치 분리법은 반도체 기판에 트렌치를 형성한 후 화학기상증착 공정을 사용하여 트렌치 내부를 절연 물질로 채우는 것을 포함한다. 트렌치 분리법은 같은 폭의 소자분리 영역에서 로코스 방법보다 효과적인 소자분리 깊이를 형성할 수 있다. 그러나 반도체 장치의 고집적화에 의해 소자분리 영역의 폭(즉, 트렌치의 폭)이 감소함에 따라, 폭이 감소된 트렌치에 절연 물질이 제대로 채워지지 않는 문제점이 발생할 수 있다.
도 1a 내지 도 1e는 종래 기술에 따른 트렌치의 형성 방법을 설명하기 위한 반도체 기판의 단면도들이다.
도 1a를 참조하면, 반도체 기판(10) 상에 패드 산화막(20), 질화막(30), 및 반사 방지층(40)이 형성된다. 반사 방지층(40) 상에 트렌치가 형성될 영역을 정의하는 감광막 패턴(60)이 형성된다.
도 1b를 참조하면, 식각 공정을 진행하여 반도체 기판(10)을 노출시키는 반 사 방지층 패턴(40p), 질화막 패턴(30p), 및 패드 산화막 패턴(20p)이 형성된다. 질화막 패턴(30p) 및 패드 산화막 패턴(20p)의 측벽에 폴리머(P)가 형성될 수 있다.
도 1c 및 도 1d를 참조하면, 식각 공정을 진행하여 트렌치(70)가 형성된다. 이때 폴리머(P)는 식각 마스크로 작용할 수 있다. 애싱(ashing) 공정을 진행하여 감광막 패턴(60)이 제거된다. 이때 폴리머(P)도 함께 제거된다. 원안에 도시된 바와 같이 폴리머가 제거되면서 트렌치 상부의 라운드에 턱(A)이 발생할 수 있다.
도 1e를 참조하면, 질화막 패턴 및 패드 산화막 패턴이 형성될 때 과잉 식각되는 경우 상기 턱(A)은 더 낮은 위치에서 형성될 수 있다.
도 1d 및 도 1e에 도시된 바와 같이 트렌치(70) 측면의 프로파일이 균일하지 못한 경우(즉 측면이 단일한 기울기를 갖지 못한 경우) 트렌치 내부가 절연 물질로 채워질 때 갭필이 제대로 이루어지지 않을 수 있다. 예를 들어, 트렌치(70) 내부에 절연 물질이 채워질 때 트렌치(70) 측면에 형성된 턱(A)에 절연막이 이상 증착되어 트렌치 중앙부에 보이드가 생길 수 있다. 이러한 현상은 반도체 장치가 고집적화되면서(즉 트렌치의 폭이 좁아지면서) 더욱 빈번하게 발생할 수 있다.
본 발명은 이상에서 언급한 상황을 고려하여 제안된 것으로, 본 발명이 이루고자 하는 기술적 과제는 반도체 장치가 고집적화되어도 갭필이 원활하게 되는 트렌치를 형성하는 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 트렌치의 형성 방법은 반도체 기판 상에 마스크층을 형성한 후 패터닝하여 상기 반도체 기판을 노출하는 마스크 패턴을 형성하고, 산소, 질소, 및 비활성 가스들로 구성된 그룹에서 선택된 어느 하나의 가스 또는 둘 이상의 가스들의 플라즈마를 사용하여 상기 마스크 패턴의 측벽에 형성된 폴리머를 제거하고, 상기 노출된 반도체 기판을 식각하여 그 측면이 단일한 기울기를 갖는 트렌치를 형성하는 것을 포함한다.
이 실시예에서, 상기 마스크층은 질화막을 포함할 수 있다.
이 실시예에서, 상기 마스크 패턴을 형성하는 것과 상기 트렌치를 형성하는 것은 건식식각 공정으로 수행되며, 상기 폴리머를 제거하는 공정을 수행하기 위해 인가되는 바이어스 파워는 상기 건식식각 공정을 수행하기 위해 인가되는 바이어스 파워보다 작을 수 있다. 또 상기 폴리머를 제거하는 공정을 수행하기 위해 인가되는 소오스 파워는 상기 건식식각 공정을 수행하기 위해 인가되는 소오스 파워보다 작을 수 있다.
이 실시예에서, 상기 트렌치의 형성 방법은 상기 트렌치를 형성하기 전에 사불화탄소를 포함하는 가스의 플라즈마를 사용하여 상기 노출된 반도체 기판 상에 형성된 자연 산화막을 제거하는 것을 더 포함할 수 있다. 이때 상기 폴리머를 제거하는 공정을 수행하기 위해 인가되는 바이어스 파워는 상기 자연 산화막을 제거하는 공정을 수행하기 위해 인가되는 바이어스 파워보다 작을 수 있다. 또 상기 폴리머를 제거하는 공정을 수행하기 위해 인가되는 소오스 파워는 상기 자연 산화막을 제거하는 공정을 수행하기 위해 인가되는 바이어스 파워보다 작을 수 있다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 어떤 막이 다른 막 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막이 개재될 수도 있다는 것을 의미한다. 도면들에서, 막 또는 영역들의 두께 등은 명확성을 기하기 위하여 과장되게 표현될 수 있다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 트렌치의 형성 방법을 설명하기 위한 반도체 기판의 단면도들이다.
도 2a를 참조하면, 반도체 기판(110) 상에 패드 산화막(110), 마스크층(150), 및 감광막 패턴(160)이 형성된다. 마스크층(150)은 질화막(130)과 반사방지층(140)을 포함할 수 있다. 또 마스크층(150)은 형성하고자 하는 트렌치의 여러 가지 특성들을 고려하여 다양한 층, 예를 들어 산화막 또는 폴리실리콘층을 더 포함할 수 있다.
반도체 기판(110)은 단결정의 벌크 실리콘 기판일 수 있으며, 붕소(B)와 같은 피(p)형 불순물이 주입된 피형 반도체 기판일 수 있다. 또 다른 종류의 기판이 사용될 수도 있다. 본 실시예는 반도체 기판에 트렌치를 형성하는 방법을 보여주기 위한 것이므로 반도체 기판의 종류에 제한을 받지 않는다.
패드 산화막(120)은 잘 알려진 박막형성 공정을 진행하여 형성될 수 있다. 패드 산화막(120)은 반도체 기판(110)과 질화막(130) 사이에 개재하여 질화막(130)이 형성될 때 반도체 기판(110)이 받는 스트레스를 완화시키는 버퍼(buffer) 역할을 한다.
질화막(130)은 잘 알려진 박막형성 공정을 진행하여 형성될 수 있다. 질화막(130)은 후속 공정에서 트렌치에 절연 물질을 매립하기 위해 반도체 기판 전면에 절연 물질을 증착한 후 화학기계적 연마(CMP) 공정을 진행할 때 연마 저지층 역할을 한다. 따라서 질화막(130)은 연마 저지층의 역할을 충실히 수행하기 위해 그 두께가 850Å 이상이 되도록 형성되는 것이 바람직하다.
반사 방지층(140)은 잘 알려진 박막형성 공정을 진행하여 실리콘산화물(SiN) 또는 실리콘산화질화물(SiON)로 형성될 수 있다. 반사 방지층(140)은 후속하는 사진 공정(즉 감광막 패턴을 형성하기 위한 노광 공정)에서 빛의 난반사를 방지하는 역할을 한다.
감광막 패턴(160)은 잘 알려진 박막형성 공정 및 사진 공정을 진행하여 형성될 수 있다. 예를 들어, 감광막 패턴(160)은 스핀 코팅(spin coating) 방법을 사용하여 반사 방지층(140) 상에 감광성 유기막(photoresist)을 형성한 후 사진 공정(노광 및 현상 공정)을 진행하여 형성될 수 있다. 감광막 패턴(160)에 의해 트렌치가 형성될 영역이 정의된다.
도 2b를 참조하면, 식각 공정을 진행하여 반사 방지층 패턴(140p)이 형성된다. 식각 공정에서 플라즈마를 사용하는 건식식각 방법이 사용될 수 있다. 이때 공정 조건은 예를 들면 다음과 같다. 사용되는 가스는 산소와 사불화탄소(CF4)이고, 그 유량은 각각 3sccm, 55sccm이다. 공정 챔버(미도시) 상부의 소오스 전원에서 인가되는 소오스 파워는 250W이고, 하부의 바이어스 전원에서 반도체 기판(110) 측으로 인가되는 바이어스 파워는 75W이다. 공정 챔버의 압력은 8mT이고, 공정 시간(식각 시간)은 49.5초이다.
반사 방지층(140)이 식각되어 반사 방지층 패턴(140p)이 형성될 때 감광막 패턴(160)도 일부 식각될 수 있다.
도 2c를 참조하면, 식각 공정을 진행하여 질화막 패턴(130p) 및 패드 산화막 패턴(120p)이 형성되고, 반도체 기판(110)이 일부 노출된다. 식각 공정이 진행될 때 과잉 식각되어 노출된 반도체 기판(110)의 일부가 식각될 수 있다. 식각 공정에 의해 반사 방지층 패턴(140p)과 질화막 패턴(130p)으로 구성되는 마스크 패턴(150p)이 형성된다. 또 질화막 패턴(130p), 패드 산화막 패턴(120p), 및 노출된 반도체 기판(110)의 측벽에 식각 부산물인 폴리머(P)가 형성된다. 식각 공정에서 플라즈마를 사용하는 건식식각 방법이 사용될 수 있다. 이때 공정 조건은 예를 들면 다음과 같다. 사용되는 가스는 삼불화수소화탄소(CHF3)와 사불화탄소(CF4)이고, 그 유량은 각각 100sccm, 260sccm이다. 소오스 파워는 550W이고, 바이어스 파워는 200W이다. 공정 챔버의 압력은 135mT이고, 공정 시간(식각 시간)은 96초이다. 소 오스 파워가 낮은 경우에는 질화막(130)의 식각율(etching rate)이 낮아 질화막 패턴(130p)이 원활하게 형성되지 못할 수 있다. 따라서 소오스 파워는 500W 이상 인가되는 것이 바람직하다.
질화막 패턴(130p) 및 패드 산화막 패턴(120p)이 형성될 때 감광막 패턴(160)도 일부 식각되어 그 두께가 감소할 수 있다.
도 2d를 참조하면, 노출된 반도체 기판 표면을 플라즈마 처리하여 자연 산화막(미도시)이 제거된다. 자연 산화막 이외에도 후속공정에서 마이크로 마스크(micro mask)로 작용하여 식각 결함을 야기하는 실리콘산화질화물과 같은 표면 오염물이 제거될 수 있다. 이와 같이 트렌치를 형성하기 전에 균일한 식각을 얻기 위해 노출된 반도체 기판(110)(즉 트렌치가 형성될 영역)의 표면을 클리닝하는 공정을 브레이크쓰루(breakthrough) 공정이라고도 한다.
본 실시예의 브레이크쓰루 공정에서 공정 조건은 예를 들면 다음과 같다. 사용되는 가스는 산소(O2), 사불화탄소(CF4), 및 헬륨(He)이고, 그 유량은 각각 26sccm, 134sccm, 200sccm이다. 소오스 파워는 650W이고, 바이어스 파워는 220W이다. 공정 챔버의 압력은 10mT이고, 공정 시간(식각 시간)은 4초이다. 브레이크쓰루 공정은 단지 실리콘 표면을 클리닝하기 위한 것이므로 공정 시간을 짧게 하는 것이 바람직하다. 따라서 짧은 시간에 실리콘 표면의 자연 산화막이나 실리콘산화질화물 등을 제거하기 위해서 소오스 파워가 높게 인가될 수 있다.
이어서 플라즈마를 사용하여 질화막 패턴(130p) 및 패드 산화막 패턴(120p) 의 측벽에 형성된 폴리머(P)가 제거된다. 본 실시예에서 이러한 폴리머 제거 공정의 공정 조건은 예를 들면 다음과 같다. 사용되는 가스는 산소(O2)이고 그 유량은 150sccm이다. 소오스 파워는 300W이고, 바이어스 파워는 50W이다. 공정 챔버의 압력은 80mT이고, 공정 시간(식각 시간)은 10초이다.
본 실시예에서 플라즈마를 형성하기 위한 가스로 산소가 사용되었지만, 이에 한정되지 않는다. 산소, 질소, 및 비활성 가스들로 구성된 그룹에서 선택된 어느 하나의 가스 또는 둘 이상의 가스들이 사용될 수 있다. 산소만 사용되는 경우 폴리머(P)의 제거 속도는 증가하지만 마스크 패턴(150p)의 측벽까지 식각될 수 있다. 또 질소 또는 비활성 가스만 사용되는 경우 폴리머(P)만 정밀하게 제거될 수 있지만 제거 속도가 저하될 수 있다. 따라서 형성되는 트렌치의 크기 및 폴리머의 두께 등을 고려하여 적절한 가스 또는 그 조합이 선택될 수 있다.
반도체 기판(110) 측에 인가되는 바이어스 파워는 예컨대 50W일 수 있으며, 질화막 패턴(130p)을 형성하는 식각 공정 및 브레이크쓰루 공정에서 인가되는 바이어스 파워보다 작게 인가되는 것이 바람직하다. 바이어스 파워를 낮추면 폴리머(P)의 제거 속도는 느려지지만 폴리머가 정밀하게 제거될 수 있는 반면 바이어스 파워를 높이면 폴리머(P)의 제거 속도는 빨라지지만 마스크 패턴(150p)의 측벽까지 식각되어 트렌치가 요구되는 크기보다 더 크게 형성될 수 있어 반도체 장치의 고집적화에 역행할 수 있다. 인가되는 소오스 파워의 크기 변화도 같은 개념으로 해석될 수 있다. 즉 소오스 파워를 낮추면 폴리머(P)의 제거 속도는 느려지지만 폴리 머가 정밀하게 제거될 수 있는 반면 소오스 파워를 높이면 폴리머(P)의 제거 속도는 빨라지지만 마스크 패턴(150p)의 측벽까지 식각되어 트렌치가 요구되는 크기보다 더 크게 형성될 수 있다. 따라서 형성될 트렌치의 크기 등을 고려하여 소오스 파워 및 바이어스 파워를 결정하는 것이 바람직하다. 다만 폴리머(P)는 마스크 패턴(150p)의 측벽에 형성되므로 수직 방향의 식각량을 줄이기 위해 소오스 파워를 많이 낮추기보다는 바이어스 파워를 낮추는 것이 바람직하다.
본 실시예에서는 브레이크쓰루 공정을 진행한 후에 폴리머 제거 공정이 진행된다. 그러나 이와 반대로 폴리머 제거 공정을 진행한 후에 브레이크쓰루 공정이 진행될 수 있다. 두 공정은 트렌치를 형성하는 식각 공정 전에 요구되는 프로파일을 갖는 트렌치를 형성하기 위해 진행되는 예비 공정이다. 따라서 두 공정의 공정 시간은 짧은 것이 바람직하다. 폴리머 제거 공정은 소오스 파워 및 바이어스 파워가 브레이크쓰루 공정보다 작다. 또 폴리머 제거 공정은 폴리머를 정밀하게 제거하기 위해 식각율이 높은 가스(예컨대 사불화탄소와 같은 불소를 포함하는 가스)를 사용하지 않는다.
도 2e를 참조하면, 노출된 반도체 기판(110)이 식각되어 트렌치(170)가 형성된다. 트렌치(170)가 형성되기 전에 마스크 패턴(150p)의 측벽에 형성된 폴리머가 제거되었기 때문에 종래 기술에 따라 형성된 트렌치(도 1d 및 도 1e 참조)와 달리 그 측면에 턱(A)이 형성되지 않는다. 즉 트렌치(170)의 측면은 단일한 기울기를 갖는다. 따라서 반도체 장치가 고집적화되어 트렌치(170)의 폭이 감소하더라도 트렌치(170) 내부에 결함을 갖지않는 소자분리막이 형성될 수 있다. 예를 들어 트 렌치(170) 내부를 절연 물질로 채울 때 보이드(void)가 생기지 않는다.
트렌치(170)를 형성하는 식각 공정에서의 공정 조건은 예를 들면 다음과 같다. 사용되는 가스는 산소(O2)와 염소(Cl2)이고 그 유량은 각각 18sccm와 90sccm이다. 소오스 파워는 300W이고, 바이어스 파워는 375W이다. 공정 챔버의 압력은 30mT이고, 공정 시간(식각 시간)은 47초이다. 트렌치(170)를 형성하는 식각은 식각 방향이 반도체 기판(110)에 대하여 수직이므로 바이어스 파워를 높게 인가하는 것이 바람직하다.
트렌치(170)가 형성될 때 감광막 패턴(160)도 일부 식각되어 그 두께가 감소할 수 있다.
도 2f를 참조하면, 플라즈마를 사용하는 클리닝 공정(plasma-based dry cleaning)을 진행하여 감광막 패턴(160)이 제거된다. 이러한 클리닝 공정을 애싱(ashing) 공정이라고도 한다. 애싱 공정에서의 공정 조건은 예를 들면 다음과 같다. 사용되는 가스는 산소(O2)이고 그 유량은 150sccm이다. 소오스 파워는 300W이고, 바이어스 파워는 200W이다. 공정 챔버의 압력은 80mT이고, 공정 시간(식각 시간)은 60초이다.
이어서 잘 알려진 박막형성 공정, 예컨대 고밀도플라즈마 화학기상증착(HDP CVD) 공정을 진행하여 트렌치(170) 내부가 절연 물질, 예컨대 실리콘산화물로 채워질 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 상기 실시예에서는 소자분리용 트렌치에 관하여 설명하였으나, 이에 한정하여서는 안 되며, 반도체 장치에 있어서 다른 용도의 트렌치를 형성하는 방법에도 적용될 수 있다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
본 발명의 실시예에 따르면, 트렌치를 형성하기 위한 마스크 패턴의 측벽에 형성된 폴리머가 정밀하게 제거될 수 있다. 이에 의해 측면이 단일한 기울기를 갖는 트렌치가 형성될 수 있다.
본 발명의 실시예에 따르면, 반도체 장치가 고집적화되더라도 트렌치 내부에 절연 물질이 원활하게 갭필될 수 있다. 이에 의해 보이드와 같은 결함을 갖지 않는 소자분리막이 형성될 수 있다.

Claims (7)

  1. 반도체 기판 상에 마스크층을 형성한 후 패터닝하여 상기 반도체 기판을 노출하는 마스크 패턴을 형성하고;
    산소, 질소, 및 비활성 가스들로 구성된 그룹에서 선택된 어느 하나의 가스 또는 둘 이상의 가스들의 플라즈마를 사용하여 상기 마스크 패턴의 측벽에 형성된 폴리머를 제거하고;
    상기 노출된 반도체 기판을 식각하여 그 측면이 단일한 기울기를 갖는 트렌치를 형성하는 것을 포함하고,
    상기 마스크 패턴을 형성하는 것과 상기 트렌치를 형성하는 것은 건식식각 공정으로 수행되며,
    상기 폴리머를 제거하는 공정을 수행하기 위해 인가되는 바이어스 파워는 상기 건식식각 공정을 수행하기 위해 인가되는 바이어스 파워보다 작은 트렌치의 형성 방법.
  2. 제 1 항에 있어서,
    상기 마스크층은 질화막을 포함하는 트렌치의 형성 방법.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 폴리머를 제거하는 공정을 수행하기 위해 인가되는 소오스 파워는 상기 건식식각 공정을 수행하기 위해 인가되는 소오스 파워보다 작은 트렌치의 형성 방법.
  5. 반도체 기판 상에 마스크층을 형성한 후 패터닝하여 상기 반도체 기판을 노출하는 마스크 패턴을 형성하고;
    산소, 질소, 및 비활성 가스들로 구성된 그룹에서 선택된 어느 하나의 가스 또는 둘 이상의 가스들의 플라즈마를 사용하여 상기 마스크 패턴의 측벽에 형성된 폴리머를 제거하고;
    사불화탄소를 포함하는 가스의 플라즈마를 사용하여 상기 노출된 반도체 기판 상에 형성된 자연 산화막을 제거하고;
    상기 노출된 반도체 기판을 식각하여 그 측면이 단일한 기울기를 갖는 트렌치를 형성하는 것을 포함하는 트렌치의 형성 방법.
  6. 제 5 항에 있어서,
    상기 폴리머를 제거하는 공정을 수행하기 위해 인가되는 바이어스 파워는 상기 자연 산화막을 제거하는 공정을 수행하기 위해 인가되는 바이어스 파워보다 작은 트렌치의 형성 방법.
  7. 제 6 항에 있어서,
    상기 폴리머를 제거하는 공정을 수행하기 위해 인가되는 소오스 파워는 상기 자연 산화막을 제거하는 공정을 수행하기 위해 인가되는 바이어스 파워보다 작은 트렌치의 형성 방법.
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