KR100868656B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

실시예는 반도체 소자의 제조 방법에 관한 것이다.
실시예에 따른 반도체 소자의 제조 방법은 반도체 기판에 제 1 깊이를 갖는 트렌치를 형성하는 단계, 상기 반도체 기판에 상기 제 1 깊이보다 작은 두께로 제 1 예비 절연막을 형성하는 제 1 증착 단계, 상기 제 1 예비 절연막을 습식 식각하여 상기 트렌치의 일부에 제 1 절연막을 형성하는 식각 단계 및 상기 제 1 절연막이 형성된 반도체 기판에 제 2 예비 절연막을 형성하여 상기 트렌치를 갭필하는 제 2 증착 단계를 포함한다.
갭필, 셀로우 트렌치 격리 패턴

Description

반도체 소자의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
도 1 내지 도 8은 실시예에 따른 반도체 소자의 제조 공정을 보여주는 단면도들이다.
도 9 내지 도 12는 다른 실시예에 따른 반도체 소자의 제조 방법을 보여주는 단면도들이다.
도 13은 실시예에 따른 셀로우 트렌치 격리 패턴을 보여주는 SEM 사진이다.
도 14a 및 도 14b는 실시예에 따른 웨이퍼의 디펙트 맵과 대조군의 디펙트 맵을 보여주는 사진들이다.
<도면의 주요부분에 대한 부호 설명>
101 : 반도체 기판 103 : 산화막
105 : 질화막 105a : 질화막 패턴
107, 207 : 트렌치 109 : 제 1 예비 절연막
109a : 제 1 절연막 109b, 209a : 제 1 절연막 패턴
111, 211 : 제 2 예비 절연막 111a, 211 : 제 2 절연막
111b, 211b : 제 2 절연막 패턴 120, 220 : 셀로우 트렌치 격리 패턴
실시예는 반도체 소자의 제조 방법에 관한 것이다.
최근에는 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력과 정보 처리 능력을 가질 것이 요구된다. 이러한 요구에 부응하여, 상기 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 급발전되고 있다.
이와 같이, 고집적화된 반도체 소자의 제조기술에 따라 반도체 소자의 미세화가 진행되고 있다. 반도체 소자의 미세화 기술에 있어서, 소자를 집적화하기 위하여 소자 사이를 분리하는 소자분리막의 축소 기술과 금속 배선의 축소 기술이 중요한 항목중의 하나로 대두되었다.
실시예는 갭필 능력이 우수한 셀로우 트렌치 격리(STI;Shallow Trench Isolation) 패턴을 갖는 반도체 소자의 제조 방법을 제공한다.
실시예에 따른 반도체 소자의 제조 방법은 반도체 기판에 제 1 깊이를 갖는 트렌치를 형성하는 단계, 상기 반도체 기판에 상기 제 1 깊이보다 작은 두께로 제 1 예비 절연막을 형성하는 제 1 증착 단계, 상기 제 1 예비 절연막을 습식 식각하여 상기 트렌치의 일부에 제 1 절연막을 형성하는 식각 단계 및 상기 제 1 절연막이 형성된 반도체 기판에 제 2 예비 절연막을 형성하여 상기 트렌치를 갭필하는 제 2 증착 단계를 포함한다.
이하, 첨부한 도면을 참조로 하여 실시예들에 따른 반도체 소자의 제조 방법에 대해서 구체적으로 설명한다.
실시예의 설명에 있어서, 각 층의 "상/위(on/over)"에 형성되는 것으로 기재되는 경우에 있어, 상/위(On/Over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
도 1 내지 도 8은 실시예에 따른 반도체 소자의 제조 공정을 보여주는 단면도들이다.
도 1에 도시한 바와 같이, 반도체 기판(101) 상에 산화막(103)을 형성한다. 상기 산화막(103)은 상기 반도체 기판(101)을 열산화하여 실리콘 산화막(SiO2)으로 형성한다.
상기 산화막(101)은 약 100Å∼200Å 두께를 갖는다.
상기 산화막(101) 상에 식각 정지막으로서 질화막(105)을 형성한다. 상기 질화막(105)은 실리콘 질화막(Si3N4)으로서, 약 800Å∼1500Å 두께로 증착된다.
상기 산화막(103)은 상기 질화막(105)의 질소 성분이 상기 반도체 기판(101) 으로 침투하는 것을 방지하는 버퍼층의 역할도 수행할 수 있다.
도 2에 도시한 바와 같이, 상기 질화막(105) 상에 식각하고자 하는 부분을 노출시키는 포토 레지스트 패턴을 형성한다. 상기 포토 레지스트 패턴을 식각 마스크로 상기 질화막(105)을 선택적으로 식각하여 질화막 패턴(105a)을 형성한다.
이후, 상기 포토 레지스트 패턴은 제거할 수 있다.
도 3에 도시한 바와 같이, 상기 질화막 패턴(105a)을 식각 마스크로 하여 상기 산화막(103) 및 상기 반도체 기판(101)을 건식 식각하여 트렌치(107)를 형성한다.
상기 트렌치(107)는 상기 반도체 기판(101)에 활성 영역을 정의하며, 상기 트렌치(107)는 제 1 깊이(k)로 형성된다.
상기 제 1 깊이(k)는 약 3000~6000Å 일 수 있다.
도 4에 도시한 바와 같이, 제 1 증착 공정으로서, 상기 제 1 깊이(k)의 트렌치(107)를 갖는 상기 반도체 기판(101) 전면에 트렌치 충진 물질로서 제 1 예비 절연막(109)을 증착한다.
상기 제 1 예비 절연막(109)은 실리콘 산화막으로서, 예를 들어 USG(Undoped Silica Glass) 등이 있다.
상기 제 1 증착 공정은 HDP-CVD(High Density Plasma-Chemical Vapor Deposition) 방법을 이용하여 수행한다.
상기 HDP-CVD 방법은 높은 밀도의 플라즈마 이온을 형성, 소스 가스를 분해하여 웨이퍼 상에 절연막을 증착하는 방식이다.
상기 HDP-CVD 방법은 상기 소스 가스를 분해하여 플라즈마 이온을 형성하기 위한 소스 전원과 반도체 기판 상에 증착되는 트렌치 충진 물질을 에칭하기 위한 RF 바이어스 전원을 인가함으로써, 절연막의 증착과 절연막의 스퍼터 에칭을 동시에 진행한다.
상기 제 1 증착 공정에서, HDP-CVD 챔버 압력은 2~5mTorr일 수 있으며, 예를 들어, 3.5 mTorr일 수 있다. 상기 HDP-CVD 챔버의 소스 전원 중 탑 RF 전원은 4000 ~ 5500W 일 수 있으며, 예를 들어 4800W일 수 있다. 상기 HDP-CVD 챔버의 소스 전원 중 사이드 RF 전원은 1500 ~ 3500W일 수 있으며, 예를 들어 2200W일 수 있다. 상기 HDP-CVD 챔버의 바이어스 전원은 800~2000W일 수 있으며, 예를 들어 1300W일 수 있다. 상기 제 1 증착 공정에 사용된 가스 유량은 챔버 사이드(side)에서 산소(O2) 80 ~ 150 sccm, 사일렌(SiH4) 40~80일 수 있으며, 예를 들어 산소 110sccm, 사일렌 60sccm 일 수 있다. 상기 가스 유량은 챔버 탑(top)에서 사일렌 가스의 유량은 5~10sccm 일 수 있으며 예를 들어 8.6일 수 있다. 상기 증착 공정 시간은 10~40초일 수 있으며, 예를 들어 약 20초일수 있다.
상기와 같은 제 1 증착 공정에 의하여, 상기 트렌치(107)를 갖는 반도체 기판(101) 전면에 약 1500 내지 2500Å 두께의 제 1 예비 절연막(109)이 형성된다.
도시된 바와 같이, 상기 제 1 예비 절연막(109)은 HDP-CVD 공정에 의해 상기 트렌치(107) 입구에 오버행(overhang)(A)이 발생한다.
상기 제 1 증착 공정은 상기 제 1 예비 절연막(107)에 상기 오버행(A)이 지나치게 성장하여 보이드(void)가 형성되기 이전에 멈춘다.
도 5에 도시한 바와 같이, 식각 공정으로서, 상기 트렌치(107) 내에 상기 제 1 예비 절연막(109)이 형성된 상기 반도체 기판(101) 전면을 습식 식각한다.
상기 습식 식각 공정에서 사용하는 습식 식각액은 예를 들어, NH4F 및 HF를 약 30:6 비율로 혼합한 용액을 사용할 수 있다. 상기 식각 공정 시간은 5~ 20초일 수 있으며, 예를 들어 약 10초일 수 있다.
상기 식각 공정에 의하여, 상기 제 1 예비 절연막(109)의 오버행이 제거되어 제 1 절연막(109a)이 형성된다.
상기 식각 공정에 의하여 상기 제 1 예비 절연막(109)의 오버행이 제거되었다고 하더라도, 상기 트렌치(107) 내에는 제 1 절연막(109a)이 남아있다.
상기 제 1 절연막(109a)이 상기 트렌치(107)의 일부를 채우고 있으므로 상기 트렌치(107)의 제 2 깊이(k')는 상기 제 1 깊이(k)보다 얕아지게 된다.
도 6에 도시한 바와 같이, 제 2 증착 공정으로서, 상기 제 1 절연막(109a)에 의해 상기 제 2 깊이(k')의 트렌치(107)를 갖게된 상기 반도체 기판(101) 전면에 트렌치 충진 물질로서 제 2 예비 절연막(111)을 증착한다.
상기 제 2 예비 절연막(111)은 실리콘 산화막으로서, 예를 들어 USG(Undoped Silica Glass) 등이 있다.
상기 제 2 증착 공정은 상기 제 1 증착 공정과 마찬가지로 HDP-CVD(High Density Plasma-Chemical Vapor Deposition) 방법을 이용하여 수행한다.
상기 제 2 증착 공정에서, HDP-CVD 챔버 압력은 2~5mTorr일 수 있으며, 예를 들어, 3.5 mTorr일 수 있다. 상기 HDP-CVD 챔버의 소스 전원 중 탑 RF 전원은 4000 ~ 5500W 일 수 있으며, 예를 들어 4800W일 수 있다. 상기 HDP-CVD 챔버의 소스 전원 중 사이드 RF 전원은 1500 ~ 3500W일 수 있으며, 예를 들어 2200W일 수 있다. 상기 HDP-CVD 챔버의 바이어스 전원은 800~2000W일 수 있으며, 예를 들어 2150W일 수 있다. 상기 제 2 증착 공정에 사용된 가스 유량은 챔버 사이드(side)에서 산소(O2) 80 ~ 150 sccm, 사일렌(SiH4) 40~80일 수 있으며, 예를 들어 산소 109sccm, 사일렌 59sccm 일 수 있다. 상기 가스 유량은 챔버 탑(top)에서 사일렌 가스의 유량은 5~10sccm 일 수 있으며 예를 들어 8.6일 수 있다. 상기 증착 공정 시간은 적어도 상기 제 2 절연막이 상기 트렌치 내에 완전히 갭필되는 시간 동안 유지한다.
상기와 같은 제 2 증착 공정에 의하여, 상기 트렌치(107)를 갖는 반도체 기판(101) 전면에 약 3000 내지 6000Å 두께의 제 2 예비 절연막(111)이 형성된다.
상기 제 2 증착 공정은, 상기 제 1 깊이(k)보다 얕은 제 2 깊이(k')를 갖는 트렌치(107)를 갭필(gap-fill)하는 것이므로 갭필 능력이 우수하다.
도 7에 도시한 바와 같이, 상기 제 2 예비 절연막(111) 상부를 화학적 기계적 연마(Chemcal Mechanical Polishing:CMP) 공정으로 식각 정지막인 상기 질화막 패턴(105a)이 드러나도록 연마한다. 상기 제 2 예비 절연막(111) 및 상기 제 1 절연막(109)을 평탄화하여 상기 트렌치(107) 내에 제 2 절연막(111a)을 형성한다.
도 8에 도시한 바와 같이, 상기 질화막 패턴(105a)을 식각하여 상기 반도체 기판(101)의 트렌치(107) 내에 제 1 절연막 패턴(109b) 및 제 2 절연막 패턴(111b)으로 이루어진 셀로우 트렌치 격리 패턴(120)을 형성한다.
도 9 내지 도 12는 다른 실시예에 따른 반도체 소자의 제조 방법을 보여주는 단면도들이다.
도 1 내지 도 4에 도시한 공정은 동일하게 진행한다.
앞서 설명한 바와 같이, 트렌치(207)가 형성된 반도체 기판(101) 상에 제 1 증착 공정을 수행한다.
도 9에 도시한 바와 같이, 식각 공정으로서 오버행이 형성된 제 1 예비 절연막을 충분히 습식 식각하여, 상기 트렌치(207) 바닥에 제 1 절연막 패턴(209a)을 형성한다.
상기 식각 공정에 의해 상기 질화막 패턴(105a)이 드러날 수도 있다.
상기 식각 공정에 의해 상기 트렌치(207) 내의 측벽의 일부가 드러날 수도 있다.
상기 식각 공정에서 상기 질화막 패턴(105a) 상에 상기 제 1 절연막 패턴(209a)이 다소 남아 있을 수도 있다.
도 10에 도시한 바와 같이, 제 2 증착 공정으로서, 상기 제 1 절연막 패턴(209a)에 의해 얕은 트렌치를 갖게 된 상기 반도체 기판(101) 전면에 트렌치 충진 물질로서 제 2 예비 절연막(211)을 증착한다.
상기 제 2 예비 절연막(211)은 실리콘 산화막으로서, 예를 들어 USG(Undoped Silica Glass) 등이 있다.
상기 제 2 증착 공정은 상기 제 1 증착 공정과 마찬가지로 HDP-CVD(High Density Plasma-Chemical Vapor Deposition) 방법을 이용하여 수행한다.
상기 제 2 증착 공정에서, HDP-CVD 챔버 압력은 2~5mTorr일 수 있으며, 예를 들어, 3.5 mTorr일 수 있다. 상기 HDP-CVD 챔버의 소스 전원 중 탑 RF 전원은 4000 ~ 5500W 일 수 있으며, 예를 들어 4800W일 수 있다. 상기 HDP-CVD 챔버의 소스 전원 중 사이드 RF 전원은 1500 ~ 3500W일 수 있으며, 예를 들어 2200W일 수 있다. 상기 HDP-CVD 챔버의 바이어스 전원은 800~2000W일 수 있으며, 예를 들어 2150W일 수 있다. 상기 제 2 증착 공정에 사용된 가스 유량은 챔버 사이드(side)에서 산소(O2) 80 ~ 150 sccm, 사일렌(SiH4) 40~80일 수 있으며, 예를 들어 산소 109sccm, 사일렌 59sccm 일 수 있다. 상기 가스 유량은 챔버 탑(top)에서 사일렌 가스의 유량은 5~10sccm 일 수 있으며 예를 들어 8.6일 수 있다. 상기 증착 공정 시간은 적어도 상기 제 2 절연막이 상기 트렌치 내에 완전히 갭필되는 시간 동안 유지한다.
상기와 같은 제 2 증착 공정에 의하여, 상기 트렌치(207)를 갖는 반도체 기판(101) 전면에 약 3000 내지 6000Å 두께의 제 2 예비 절연막(211)이 형성된다.
상기 제 2 증착 공정은, 상기 제 1 절연막 패턴(209a)이 상기 트렌치(207) 내에 형성되어 있으므로 갭필 능력이 우수하다.
도 11에 도시한 바와 같이, 상기 제 2 예비 절연막(211) 상부를 화학적 기계적 연마(Chemcal Mechanical Polishing:CMP) 공정으로 식각 정지막인 상기 질화막 패턴(105a)이 드러나도록 연마한다. 상기 제 2 예비 절연막(211)을 평탄화하여 상기 트렌치(207) 내에 제 2 절연막(211a)을 형성한다.
도 12에 도시한 바와 같이, 상기 질화막 패턴(105a)을 식각하여 상기 반도체 기판(101)의 트렌치(207) 내에 제 1 절연막 패턴(209a) 및 제 2 절연막 패턴(211b)으로 이루어진 셀로우 트렌치 격리 패턴(220)을 형성한다.
도 13은 실시예에 따른 셀로우 트렌치 격리 패턴을 보여주는 SEM 사진이다.
도 13에 나타난 바와 같이, 실시예에 따른 셀로우 트렌치 격리 패턴(220)은 보이드가 형성되지 않고 갭필 능력이 뛰어난 것을 알 수 있다.
도 14a 및 도 14b는 실시예에 따른 웨이퍼의 디펙트 맵과 대조군의 디펙트 맵을 보여주는 사진들이다.
도 14a는 실시예가 작용된 웨이퍼의 디펙트 맵이고, 도 14b는 실시예가 적용되지 않은 대조군의 디펙트 맵이다.
도 14a 및 도 14b에 나타난 바와 같이, 실시예에 따른 셀로우 트렌치 격리 패턴(220)은 보이드가 형성되지 않으므로 대조군에 비하여 디펙트(defect)(290)수가 적은 양질의 웨이퍼를 제조할 수 있음을 알 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
실시예는 반도체 소자에서 트렌치 내에 오버행이 발생하지 않도록 절연막을 갭필하여 막질이 우수한 셀로우 트렌치 격리 패턴을 형성할 수 있으며 디펙트를 저감하여 불량을 감소시키는 효과가 있다.

Claims (13)

  1. 반도체 기판에 제 1 깊이를 갖는 트렌치를 형성하는 단계;
    상기 트렌치가 형성된 상기 반도체 기판에 상기 제 1 깊이보다 작은 두께로 1500 내지 2500Å를 가지며, 산소 및 사일렌 가스를 포함하는 소스 가스, 챔버 압력은 2~5mTorr, 챔버의 소스 전원 중 탑 RF 전원은 4000 ~ 5500W, 소스 전원 중 사이드 RF 전원은 1500 ~ 3500W, 챔버의 바이어스 전원은 800~2000W인 조건을 만족하는 HDP-CVD(High Density Plasma-Chemical Vapor Deposition) 방법으로 상기 트렌치에 오버행이 발생하도록 제 1 예비 절연막을 형성하는 제 1 증착 단계;
    상기 제 1 예비 절연막을 NH4F 및 HF를 포함하는 습식 식각액으로 습식 식각하여, 상기 오버행을 제거하고 상기 트렌치의 바닥을 덮으며 상기 측벽의 일부를 드러내는 제 1 절연막을 형성하는 식각 단계;
    상기 제 1 절연막이 형성된 반도체 기판에 HDP-CVD 방법으로 제 2 예비 절연막을 형성하여 상기 트렌치를 갭필하는 제 2 증착 단계; 및
    제 2 증착 단계 이후에, 상기 제 2 예비 절연막을 화학적 기계적 연마하여 상기 트렌치 내에 형성된 제 2 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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