KR100565759B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 반도체 기판상에 제 1 절연막, 제 2 절연막, 제 3 절연막의 적층막으로 구성되는 패드 절연막을 형성하는 단계와, 일정영역상에 남도록 상기 패드 절연막을 선택적으로 제거하는 단계와, 상기 선택적으로 제거된 패드 절연막을 마스크로 반도체 기판에 다수개의 트랜치를 형성하는 단계와, 상기 트랜치가 갭-필되도록 상기 트랜치를 포함하는 전면에 갭필막을 형성하는 단계와, 상기 트랜치 상부와 트랜치간 간격이 일정치 이하인 반도체 기판의 상부에 희생 절연막을 형성하는 단계와, 상기 제 2 절연막을 타겟으로 상기 희생 절연막과 갭필막과 제 3 절연막을 평탄 제거하여 상기 트랜치내에 STI막을 형성하는 단계를 포함한다.
STI(Shallow Trench Isolation), 데미지(damage)

Description

반도체 소자의 제조방법{Method for fabricating semiconductor device}
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조공정 단면도
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 제조공정 단면도
**도면의 주요 부분에 대한 부호 설명**
21 : 반도체 기판 22a : 제 1 TEOS막
22b : 질화막 22c : 제 2 TEOS막
22 : 패드 절연막 23 : 트랜치
24 : 라이너막 25 : 제 1 산화막
25a : STI막 26 : 제 2 산화막
PR1, PR2 : 제 1, 제 2 포토레지스트
본 발명은 반도체 소자에 관한 것으로 특히, 와이드 액티브(wide active)와 내로우 액티브(narrow active)를 동시에 형성하는 경우에 액티브 영역간 분리를 위한 STI(Shallow Trench Isolation) 공정에서 내로우 액티브에 데미지(damage)가 발생되는 문제를 해결하기 위한 반도체 소자의 제조방법에 관한 것이다.
최근, 반도체 소자가 고기능화 및 고집적화됨에 따라 공정의 초기 단계에서 실시하는 소자분리 기술의 중요성이 더욱 부각되고 있다. 이러한 소자분리 기술은 다른 공정에 비교하여 고난도의 기술을 필요로 하는 어려운 기술 분야 중에 하나이다.
그 동안 일반적인 소자분리 기술로써, 국부적 산화를 통한 소자분리 방법(LOCOS), 선택적 폴리실리콘에 의한 소자분리 방법(Selective Polysilicon Oxidation)등과 같이 반도체 소자의 고집적화 시대의 설계요구(Design Rule)에 부응하기 위한 다양한 종류의 소자분리 방법이 소개되었지만, 그 한계점을 보이고 있는 실정이다.
이러한 한계점을 극복하기 위하여 소개된 트랜치를 이용한 소자분리 방법(Shallow Trench Isolation : 이하, STI라 한다)은 반도체 기판상에 트랜치를 형성하고 트랜치의 내부를 산화막으로 채움으로써 소자분리를 완성하는 방법으로, 소자분리 영역의 면적을 축소할 수 있어서 디바이스의 고집적화가 진행됨에 따라 일반화되고 있다.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조공정 단면도이다.
먼저, 도 1a에 도시하는 바와 같이 반도체 기판(11)에 LPCVD(Low Pressure Chemical Vapor Deposition)법으로 제 1 TEOS(Tetra-Ethyl-Ortho-Silicon)막(12a)을 형성하고, 그 위에 LPCVD법으로 질화막(12b)을 입힌 후, 다시 LPCVD법으로 제 2 TEOS막(12c)을 형성한다.
상기 제 1 TEOS막(12a), 질화막(12b), 제 2 TEOS막(12c)의 적층막은 STI 공정으로부터 반도체 기판(11)을 보호하기 위한 패드 절연막(Pad dielectric)(12)이다.
이어, 상기 패드 절연막(12) 위에 포토레지스트(PR)를 도포하고, 일정 영역상에 남도록 노광 및 현상 공정으로 상기 포토레지스트(PR)를 패터닝한다. 그리고, 패터닝된 포토레지스트(PR)를 마스크로 상기 패드 절연막(12)을 선택적으로 식각한 다음, 포토레지스트(PR)를 완전히 제거한다.
이후, 도 1b에 도시하는 바와 같이 상기 선택적으로 제거된 패드 절연막(12)을 마스크로 한 반응성 이온 식각(Reactive Ion Etch : RIE) 공정으로 하부의 반도체 기판(11)을 식각하여 트랜치(13)를 형성한다.
이때, 트랜치(13)가 형성된 부분은 STI가 될 부분이고, 트랜치(13) 사이의 반도체 기판(11)은 액티브(active)가 될 부분으로 도면에서 A로 표시된 부분은 상대적으로 좁은 폭을 갖는 내로우 액티브(narrow active)에 해당되고, B로 표시된 부분은 상대적으로 넓은 폭을 갖는 와이드 액티브(wide active)에 해당된다.
계속해서, 도 1c에 도시하는 바와 같이 상기 트랜치(13)가 갭-필(gap-fill)되도록 O3 TEOS법이나 고밀도 플라즈마(High Density Plasma : HDP) 증착 공정으로 산화막(14)을 형성한다.
상기 산화막(14) 증착 공정을 트랜치(13)를 갭-필하면서 진행시키므로, C 부 분에 도시된 바와 같이 내로우 액티브(A) 상의 산화막(13)은 돌출된 형상을 갖게 된다.
이어, 도 1d에 도시하는 바와 같이 상기 CMP(Chemical Mechanical Polishing) 공정으로 산화막(14)을 평탄화하여 상기 트랜치(13) 내부의 STI막(14a)을 형성한다.
CMP 공정은 CMP 장치의 폴리싱 패드(polishing pad)를 피식각물에 닿게 하여 연마(polishing)하는 공정으로, 상기 폴리싱 패드가 소프트(soft)하여 피식각물의 토플로지(topology)가 돌출되어 있다면 그 부분에 힘이 집중적으로 가해지게 된다.
따라서, 상기 CMP 공정 진행시 내로우 액티브 상에 돌출되어 있는 산화막(14)에 집중적인 힘이 가해지게 되어, 내로우 액티브 영역에 형성된 패드 절연막(12)이 데미지(damage)(15)를 입는 문제점이 발생된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 STI 공정시 내로우 액티브의 데미지 발생을 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은 반도체 기판상에 제 1 절연막, 제 2 절연막, 제 3 절연막의 적층막으로 구성되는 패드 절연막을 형성하는 단계와, 일정영역상에 남도록 상기 패드 절연막을 선택적으로 제거하는 단계와, 상기 선택적으로 제거된 패드 절연막을 마스크로 반도체 기판에 다수개의 트랜치를 형성하는 단계와, 상기 트랜치가 갭-필되도록 상기 트랜치를 포함하는 전면에 갭필막을 형성하는 단계와, 상기 트랜치 상부와 트랜치간 간격이 일정치 이하인 반도체 기판의 상부에 희생 절연막을 형성하는 단계와, 상기 제 2 절연막을 타겟으로 상기 희생 절연막과 갭필막과 제 3 절연막을 평탄 제거하여 상기 트랜치내에 STI막을 형성하는 단계를 포함한다.
본 발명의 다른 목적, 특징 및 이점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도이다.
먼저, 도 2a에 도시하는 바와 같이 반도체 기판(21)에 LPCVD(Low Pressure Chemical Vapor Deposition)법으로 제 1 TEOS(Tetra-Ethyl-Ortho-Silicon)막(22a)을 형성하고, 그 위에 LPCVD법으로 질화막(22b)을 입힌 후, 다시 LPCVD법으로 제 2 TEOS막(22c)을 형성한다.
상기 제 1 TEOS막(22a), 질화막(22b), 제 2 TEOS막(22c)의 적층막은 STI 공정으로부터 반도체 기판(21)을 보호하기 위한 패드 절연막(Pad dielectric)(22)이다.
이어, 상기 패드 절연막(22) 위에 제 1 포토레지스트(PR1)를 도포하고, 일정 영역상에 남도록 노광 및 현상 공정으로 상기 제 1 포토레지스트(PR1)를 패터닝한다.
그리고, 도 2b에 도시하는 바와 같이 패터닝된 제 1 포토레지스트(PR1)를 마스크로 상기 패드 절연막(22)을 선택적으로 식각한 다음, 제 1 포토레지스트(PR1)를 제거한다.
이후, 도 2c에 도시하는 바와 같이 상기 선택적으로 제거된 패드 절연막(22)을 마스크로 한 반응성 이온 식각(Reactive Ion Etch : RIE) 공정으로 하부의 반도체 기판(21)을 식각하여 트랜치(23)를 형성한다.
이때, 트랜치(23)가 형성된 부분은 STI가 될 부분이고, 트랜치(23) 사이의 반도체 기판(21)은 액티브(active)가 될 부분으로 도면에서 A'으로 표시된 부분은 상대적으로 좁은 폭을 갖는 내로우 액티브(narrow active)에 해당되고, B'으로 표시된 부분은 상대적으로 넓은 폭을 갖는 와이드 액티브(wide active)에 해당된다.
이어, 상기 트랜치(23)를 포함하는 전표면상에 LPCVD법으로 TEOS를 증착하여 라이너막(24)을 형성한다.
그리고, 도 2d에 도시하는 바와 같이 상기 트랜치(23)가 갭-필(gap-fill)되도록 O3 TEOS법이나 고밀도 플라즈마(High Density Plasma : HDP) 증착 공정을 실시하여 제 1 산화막(25)을 형성한다.
상기 제 1 산화막(25) 증착 공정을 트랜치(23)를 갭-필하면서 진행하므로, C' 부분에 도시된 바와 같이 트랜치(23)와 트랜치(23) 사이의 내로우 액티브(A') 상의 제 1 산화막(25)은 돌출된 형태를 갖게 된다.
이어, 전면에 제 2 포토레지스트(PR2)를 도포하고, 도 2e에 도시하는 바와 같이 노광 및 현상 공정으로 상기 와이드 액티브(wide active)(B') 상에만 남도록 상기 제 2 포토레지스트(PR2)를 패터닝한다.
그리고, 도 2f에 도시하는 바와 같이 상기 제 2 포토레지스트(PR2)를 포함하는 전면에 이후 실시하는 CMP 공정에 대한 희생층 역할을 하는 제 2 산화막(26)을 형성한다.
이때, 상기 제 2 산화막(26)은 저온 PECVD 공정을 이용하여 형성한다.
이어, 도 2g에 도시하는 바와 같이 알칼리(alkali) 용액을 이용하여 상기 제 2 포토레지스트(PR2)를 제거한다. 이때, 제 2 포토레지스트(PR2) 상의 제 2 산화막(26)도 리프트 오프(lift off)되어 제거된다.
따라서, 와이드 액티브 상의 제 2 산화막(26)은 제거되게 되고, 제 2 산화막(26)은 STI 영역과 내로우 액티브 상에만 남게 된다.
이어, 상기 질화막(22b)이 노출될 때까지 상기 제 2 산화막(26)과 제 1 산화막(25)과 제 2 TEOS막(22c)을 CMP하여 상기 트랜치(23)내에 STI막(25a)을 형성한다.
이후, H3PO4로 상기 질화막(22b)을 제거하고, 후속 공정을 실시한다.
이상으로 본 발명에 따른 반도체 소자를 완성한다.
상기와 같은 본 발명의 반도체 소자의 제조방법은 트랜치와 내로우 액티브 상부를 희생 산화막으로 메워 와이드 액티브상의 갭필 산화막과 어느 정도 평탄도를 맞춘 다음에 CMP 공정을 실시하므로 CMP 공정시 힘이 어느 한 부분으로 집중되지 않는다. 따라서, CMP 공정에 의한 데미지 발생을 방지할 수 있는 효과가 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정하는 것이 아니라 특허 청구범위에 의해서 정해져야 한다.

Claims (6)

  1. 반도체 기판상에 제 1 절연막, 제 2 절연막, 제 3 절연막의 적층막으로 구성되는 패드 절연막을 형성하는 단계;
    일정영역상에 남도록 상기 패드 절연막을 선택적으로 제거하는 단계;
    상기 선택적으로 제거된 패드 절연막을 마스크로 반도체 기판에 다수개의 트랜치를 형성하면서 동시에 상기 트렌치들 사이의 반도체 기판에 제1 액티브영역을 정의하는 단계;
    상기 트랜치가 갭-필되도록 상기 트랜치를 포함하는 전면에 갭필막을 형성하는 단계;
    상기 반도체 기판의 트렌치 및 제1 액티브영역 상부에만 희생 절연막을 형성하는 단계; 및
    상기 제 2 절연막을 타겟으로 상기 희생 절연막과 갭필막과 제 3 절연막을 평탄 제거하여 상기 트랜치내에 STI막을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1항에 있어서,
    상기 반도체 기판의 트랜치 및 제1 액티브 영역 상부에만 희생 절연막을 형성하는 단계는
    상기 갭필막상에 포토레지스트를 도포하는 단계;
    상기 트랜치 및 제1 액티브 영역 상부가 오픈되도록 상기 포토레지스트를 패터닝하는 단계;
    상기 포토레지스트를 포함하는 전면에 희생 절연막을 형성하는 단계; 및
    상기 포트레지스트를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 2항에 있어서,
    상기 포토레지스트는 알칼리(alkai) 용액을 이용하여 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서
    상기 제 3 절연막, 갭필막, 희생 절연막은 산화막이며, 상기 제 2 절연막은 질화막인 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1항에 있어서,
    상기 갭필막을 형성하기 전에 트랜치를 포함한 반도체 기판의 표면상에 라이너막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1항에 있어서,
    상기 희생절연막은 PECVD법으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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