TW201913950A - 半導體記憶元件及其製造方法 - Google Patents

Abstract

一種半導體記憶元件，包括基底、多個第一隔離結構以及多個第二隔離結構。基底包括周邊區與陣列區。第一隔離結構位於周邊區的基底中。第二隔離結構位於陣列區的基底中。第一隔離結構的材料與第二隔離結構的材料不同。各第一隔離結構的寬度大於各第二隔離結構的寬度。

Description

半導體記憶元件及其製造方法

本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種半導體記憶元件及其製造方法。

隨著半導體技術的進步，為了達到降低成本、簡化製程步驟以及節省晶片面積的需求，將記憶胞陣列區與周邊電路區的元件整合在同一晶片上已然逐漸成為一種趨勢。隨著元件的尺寸不斷地縮小，為了防止相鄰的元件之間發生短路的現象，因此元件與元件之間的隔離則變得相當重要。

一般而言，常使用可流動性介電材料來當作隔離結構的材料。然而，在進行熱處理以移除可流動性介電材料中的溶劑時，由於可流動性介電材料的應力（stress）或縮小（shrinkage），而使得周邊電路區中的基底或隔離結構產生嚴重的錯位（dislocation）問題，更甚至造成裂紋（crack）或破裂情況。倘若在基底或隔離結構中具有裂紋或破裂，將會使得隔離結構的隔離能力劣化，進而造成元件的漏電流或元件的可靠度變差等問題。

本發明提供一種半導體記憶元件及其製造方法，其可避免周邊電路區中的基底或隔離結構產生錯位或裂紋，進而降低元件的漏電流並提升元件的可靠度。

本發明提供一種半導體記憶元件，包括基底、多個第一隔離結構以及多個第二隔離結構。基底包括周邊區與陣列區。第一隔離結構位於周邊區的基底中。第二隔離結構位於陣列區的基底中。第一隔離結構的材料與第二隔離結構的材料不同。各第一隔離結構的寬度大於各第二隔離結構的寬度。

本發明提供一種半導體記憶元件的製造方法，其步驟如下。提供基底，其包括周邊區與陣列區。於周邊區的基底上形成多個第一堆疊結構。於第一堆疊結構之間分別形成多個第一溝渠。第一溝渠自第一堆疊結構的頂面延伸至基底中。於陣列區的基底上形成多個第二堆疊結構。於第二堆疊結構之間分別形成多個第二溝渠。第二溝渠自第二堆疊結構的頂面延伸至基底中。第二溝渠的寬度小於第一溝渠的寬度。將第一隔離材料同時填入第一溝渠與第二溝渠中。於陣列區的基底上形成罩幕圖案。罩幕圖案暴露出第一溝渠中的第一絕緣材料的頂面。以罩幕圖案為罩幕，移除第一溝渠中的第一隔離材料的至少一部分。於第一溝渠中形成第二隔離材料。進行熱處理。

基於上述，本發明藉由將可流動性介電材料同時填入周邊區的第一溝渠與陣列區的第二溝渠中，使得可流動性介電材料可填滿具有高深寬比的第二溝渠。接著，移除第一溝渠中的可流動性介電材料的至少一部分。之後，將化學氣相沉積氧化物形成在第一溝渠中。在進行後續熱處理以移除可流動性介電材料的溶劑時，由於第一溝渠中的可流動性介電材料與基底之間的面積已降低，因此，周邊區的基底或隔離結構不易產生錯位與裂紋。如此一來，本發明的周邊區與陣列區的隔離結構皆具有較佳的隔離能力，進而降低元件的漏電流、增加元件的崩潰電壓並提升元件的可靠度。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之標號表示相同或相似之元件，以下段落將不再贅述。

圖1是依照本發明第一實施例的一種半導體記憶元件的製造方法的流程圖。圖2A至圖2H是依照本發明第一實施例的一種半導體記憶元件的製造方法的剖面示意圖。

請參照圖1與圖2A，首先，進行步驟S002，提供基底100。在一實施例中，基底100可例如為半導體基底、半導體化合物基底或是絕緣層上有半導體基底（Semiconductor Over Insulator，SOI）。半導體例如是IVA族的原子，例如矽或鍺。半導體化合物例如是IVA族的原子所形成之半導體化合物，例如是碳化矽或是矽化鍺，或是IIIA族原子與VA族原子所形成之半導體化合物，例如是砷化鎵。

在本實施例中，基底100包括周邊區PR與陣列區AR。周邊區PR可例如是周邊電路區，其具有金氧半導體元件於其中。陣列區AR可例如是記憶胞陣列區，其具有記憶元件於其中。在其他實施例中，陣列區AR可以是元件密集區，其單位面積中的元件數量大於周邊區PR之單位面積中的元件數量。

接著，進行步驟S004，於周邊區PR的基底100上形成多個第一堆疊結構110，並於陣列區AR的基底100上形成多個第二堆疊結構210。詳細地說，第一堆疊結構110包括自基底100的頂面向上依序包括第一閘介電層102、第一閘極104以及硬罩幕層106。在一實施例中，第一閘介電層102的材料可例如是氧化矽、氮化矽或其組合，其形成方法可利用化學氣相沈積法來形成。第一閘極104材料可例如是摻雜多晶矽、非摻雜多晶矽或其組合，其形成方法可利用化學氣相沈積法來形成。硬罩幕層106的材料可例如是氧化矽、氮化矽或其組合，其形成方法可利用化學氣相沈積法來形成。在本實施例中，第一閘介電層102與第一閘極104可構成金氧半導體元件的閘極結構，所述閘極結構的兩側的基底100中具有源極與汲極（未繪示）。

另外，第二堆疊結構210包括自基底100的頂面向上依序包括第二閘介電層202、第二閘極204以及硬罩幕層206。第二閘介電層202、第二閘極204以及硬罩幕層206的材料與形成方法類似上述第一閘介電層102、第一閘極104以及硬罩幕層106的材料與形成方法，於此便不再贅述。在本實施例中，第二閘介電層202可用以當作記憶元件的穿隧介電層；第二閘極204可用以當作記憶元件的浮置閘極。在一實施例中，第二閘介電層202的厚度小於第一閘介電層102的厚度。第二閘介電層202的厚度可介於5奈米至10奈米之間；第一閘介電層102的厚度可介於5奈米至70奈米之間。

接著，進行步驟S006，於第一堆疊結構110之間分別形成多個第一溝渠10，並於第二堆疊結構210之間分別形成多個第二溝渠12。詳細地說，第一溝渠10與第二溝渠12的形成方法可以是在第一堆疊結構110與第二堆疊結構210的頂面上形成罩幕圖案（未繪示），以暴露出欲形成第一溝渠10與第二溝渠12的位置或區域。移除部分硬罩幕層106、206、部分第一閘極104、部分第二閘極204、部分第一閘介電層102、部分第二閘介電層202以及部分基底100，使得第一溝渠10自第一堆疊結構110的頂面延伸至基底100中，而第二溝渠12則是自第二堆疊結構210的頂面延伸至基底100中（如圖2A所示）。也就是說，第一溝渠10與第二溝渠12可同時形成，且兩者的底面可實質上共平面。

在形成第一溝渠10與第二溝渠12之後，於基底100上形成介電材料108。如圖2A所示，介電材料108共形地覆蓋第一溝渠10的表面、第二溝渠12的表面以及硬罩幕層106、206的頂面。在一實施例中，介電材料108可以是氧化矽，其形成方法可例如是化學氣相沉積法（CVD）、原子層沉積法（ALD）或其組合。

值得注意的是，位於陣列區AR的第二溝渠12的寬度W2小於周邊區PR的第一溝渠10的寬度W1。另外，位於陣列區AR的第二溝渠12的深寬比大於周邊區PR的第一溝渠10的深寬比。在一實施例中，第一溝渠10的寬度W1可介於0.2微米至8微米之間；第二溝渠12的寬度W2可介於0.01微米至0.03微米之間。在一實施例中，第一溝渠10的深寬比（深度D1/寬度W1）可介於0.04至2之間；第二溝渠12的深寬比（深度D2/寬度W2）可介於10至35之間。

請參照圖1與圖2B，進行步驟S008，將第一隔離材料112同時填入第一溝渠10與第二溝渠12中。第一隔離材料112不僅填滿第一溝渠10與第二溝渠12，還覆蓋第一堆疊結構110與第二堆疊結構210的頂面。在本實施例中，第一隔離材料112可以是可流動性介電材料，例如是旋塗式介電材料。所述可流動性介電材料具有較佳的填溝能力，其可填入具有高深寬比的第二溝渠12中，而不會形成孔洞，使得後續形成的第二隔離結構222（如圖2H所示）具有較佳的隔離能力。

在一實施例中，第一隔離材料112的形成方法包括旋塗式介電法（SOD）、可流動性化學氣相沉積法（flowable chemical vapor deposition，FCVD）或其組合。以旋塗式介電法為例，可將可流動性介電材料（例如是聚矽氮烷（polysilazane，PSZ））旋轉塗佈在基底100上，使得所述可流動性介電材料填入第一溝渠10與第二溝渠12中，而不會形成孔洞。

請參照圖2B與圖2C，進行平坦化製程，移除第一堆疊結構110與第二堆疊結構210的頂面上的第一隔離材料112、介電材料108以及硬罩幕層106、206。在一實施例中，所述平坦化製程可以是化學機械研磨製程（CMP）或回蝕刻製程。在所述平坦化製程後，殘留在第一溝渠10中的第一隔離材料可視為第一隔離材料114，而介電層108a位於第一隔離材料114與基底100（或第一堆疊結構110a）之間。殘留在第二溝渠12中的第一隔離材料可視為第一隔離材料214，而介電層108b位於第一隔離材料214與基底100（或第二堆疊結構210a）之間。在此情況下，如圖2C所示，第二溝渠12中的第一隔離材料214的頂面214T與第二堆疊結構210a的頂面210T實質上共平面。另一方面，由於第一堆疊結構110a的頂面110T高於第二堆疊結構210a的頂面210T，因此，第一堆疊結構110a與第二堆疊結構210a之間的第一隔離材料114的頂面114T為一斜面。所述斜面的高度自靠近第一堆疊結構110a朝著靠近第二堆疊結構210a的方向漸減。

請參照圖1與圖2D，進行步驟S010，於陣列區AR的基底100上形成罩幕圖案116。罩幕圖案116覆蓋陣列區AR的第二溝渠12中的第一隔離材料214，且暴露出周邊區PR的第一溝渠10中的第一隔離材料114的頂面114T。在一實施例中，罩幕圖案116可以是光阻類材料，其形成方法可例如是微影製程。

請參照圖1與圖2D-2E，進行步驟S012，以罩幕圖案116為罩幕，移除第一溝渠10中的第一隔離材料114的一部分。在一實施例中，移除第一溝渠10中的第一隔離材料114的一部分的方法包括乾式蝕刻法、濕式蝕刻法或其組合。詳細地說，乾式蝕刻法包括使用具有氟代烴化合物混合氮氣與氧氣的反應氣體。所述氟代烴化合物可表示為CxFy（x為4-6，y為6-8）或CxHyFz（x為1-2，y為1-3，z為1-3）。濕式蝕刻法包括使用緩衝氫氟酸（BHF）、稀釋氫氟酸（DHF）或其組合的蝕刻液。所述反應氣體與所述蝕刻液對於第一隔離材料114與第一閘極104具有高蝕刻選擇性。

值得注意的是，移除第一溝渠10中的第一隔離材料114的一部分之後，剩餘的第一隔離材料114a的頂面114T’與基底100的最高頂面100T（亦即基底100與第一閘介電層102之間的界面）之間的距離D3至少大於500Å。此步驟可減少第一溝渠10中的第一隔離材料114a（亦即可流動性介電材料）與基底100之間的面積。如此一來，本實施例便可避免後續熱處理時由於可流動性介電材料的應力或縮小，而使得周邊區PR中的基底100或第一隔離結構122（如圖2H所示）中產生錯位或裂紋問題。在一實施例中，剩餘的第一隔離材料114a的頂面114T’與基底100的最高頂面100T之間的距離D3可介於500Å至3000Å之間。在替代實施例中，亦可完全移除第一溝渠10中的第一隔離材料114。

請參照圖1與圖2F，進行步驟S014，於第一溝渠10中形成第二隔離材料118。第二隔離材料118不僅填滿第一隔離材料114a上的空間，還覆蓋第一堆疊結構110a與第二堆疊結構210a的頂面。在一實施例中，第二隔離材料118可以是化學氣相沉積氧化物，其形成方法可例如是高密度電漿化學氣相沉積法（HDP CVD）、高深寬比填溝製程（e-HARP）或其組合。由於第二隔離材料118的緻密度與矽-氧鍵結強度大於第一隔離材料114a、214（亦即可流動性介電材料）的緻密度與矽-氧鍵結強度，因此，第二隔離材料118可填滿第一溝渠10中的大部分空間，而不會在後續熱處理後產生錯位或裂紋問題。

請參照圖1與圖2F-2G，進行步驟S016，進行熱處理120，以移除第一隔離材料114a、214（亦即可流動性介電材料）中的溶劑，以固化所述可流動性介電材料。在一實施例中，熱處理120可以是爐管熱處理或快速熱處理。以爐管熱處理為例，可在H₂ O環境氣體下，在300°C至500°C溫度下進行30分鐘至60分鐘。然後在N₂ 環境氣體下，在700°C至900°C溫度下進行30分鐘至60分鐘。

值得注意的是，相較於整個第一溝渠10的空間，固化的第一隔離材料114b與基底100之間的面積較小。在熱處理120後，固化的第一隔離材料114b的應力也隨之減少，因此，可避免周邊區PR中的基底100或固化的第一隔離材料114b產生錯位或裂紋，進而降低元件的漏電流、增加元件的崩潰電壓並提升元件的可靠度。另外，將具有較佳的填溝能力的可流動性介電材料填入具有高深寬比的第二溝渠12中，其不會形成孔洞，使得固化後的第一隔離材料222（亦即第二隔離結構222）具有較佳的隔離能力。

請參照圖2G與圖2H，在進行熱處理120後，更包括進行平坦化製程，移除第一堆疊結構110a與第二堆疊結構210a的頂面上的第二隔離材料118。在一實施例中，所述平坦化製程可以是化學機械研磨製程或回蝕刻製程。在所述平坦化製程後，殘留在第一溝渠10中的第二隔離材料118a可視為第一隔離結構122的上部結構118a；而固化的第一隔離材料114b可視為第一隔離結構122的下部結構114b。下部結構114b與位於下部結構114b上的上部結構118a可構成第一隔離結構122。在一實施例中，第一隔離結構122的下部結構114b與第二隔離結構222的材料相同且同時形成；第一隔離結構122的上部結構118a與第二隔離結構222的材料不同。

另外，在所述平坦化製程後，所述製造方法更包括在陣列區AR的第二堆疊結構210a上依序形成層間介電層與控制閘極（未繪示），以形成多個記憶元件。在一實施例中，所述記憶元件包括快閃記憶體，例如是反及（NAND）快閃記憶體。

如圖2H所示，本實施例之半導體記憶元件包括：基底100、多個第一堆疊結構110a、多個第二堆疊結構210a、多個第一隔離結構122以及多個第二隔離結構222。基底100包括周邊區PR與陣列區AR。第一堆疊結構110a位於周邊區PR的基底100上。第二堆疊結構210a位於陣列區AR的基底100上。第一隔離結構122位於第一堆疊結構110a之間，其自第一堆疊結構110a的頂面延伸至基底100中。第二隔離結構222位於第二堆疊結構210a之間，其自第二堆疊結構210a的頂面延伸至基底100中。

值得注意的是，第一隔離結構122的寬度W1’大於第二隔離結構222的寬度W2’。另外，位於陣列區AR的第二隔離結構222的深寬比大於周邊區PR的第一隔離結構122的深寬比。在一實施例中，第一隔離結構122的寬度W1’可介於0.2微米至8微米之間；第二隔離結構222的寬度W2’可介於0.01微米至0.03微米之間。在一實施例中，第一隔離結構122的深寬比（高度H1/寬度W1’）可介於0.04至2之間；第二隔離結構222的深寬比（高度H2/寬度W2’）可介於10至35之間。

圖3是依照本發明第二實施例的一種半導體記憶元件的製造方法的流程圖。

請參照圖3，基本上，本發明第二實施例的一種半導體記憶元件的製造方法與本發明第二實施例的一種半導體記憶元件的製造方法相似。也就是說，步驟S102、S104、S106、S108、S110與步驟S002、S004、S006、S008、S010相同。上述兩者不同之處在於：在步驟S112中，以罩幕圖案為罩幕，完全移除第一溝渠中的第一隔離材料，使得沒有任何第一隔離材料殘留在第一溝渠中。之後，進行步驟S114，於第一溝渠中形成第二隔離材料。也就是說，第二隔離材料完全填滿第一溝渠。然後，進行步驟S116，進行熱處理，以移除第二溝渠中的第一隔離材料（亦即可流動性介電材料）中的溶劑，以固化所述可流動性介電材料。

綜上所述，本發明藉由將可流動性介電材料同時填入周邊區的第一溝渠與陣列區的第二溝渠中，使得可流動性介電材料可填滿具有高深寬比的第二溝渠。接著，移除第一溝渠中的可流動性介電材料的至少一部分。之後，將化學氣相沉積氧化物形成在第一溝渠中。在進行後續熱處理以移除可流動性介電材料的溶劑時，由於第一溝渠中的可流動性介電材料與基底之間的面積已降低，因此，周邊區的基底或隔離結構不易產生錯位與裂紋。如此一來，本發明的周邊區與陣列區的隔離結構皆具有較佳的隔離能力，進而降低元件的漏電流、增加元件的崩潰電壓並提升元件的可靠度。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10‧‧‧第一溝渠

12‧‧‧第二溝渠

100‧‧‧基底

100T‧‧‧最高頂面

102‧‧‧第一閘介電層

104‧‧‧第一閘極

106‧‧‧硬罩幕層

108‧‧‧介電材料

108a、108b‧‧‧介電層

110、110a‧‧‧第一堆疊結構

110T、114T、114T’、210T、214T‧‧‧頂面

112、114、114a、214‧‧‧第一隔離材料

114b‧‧‧下部結構

118a‧‧‧上部結構

122‧‧‧第一隔離結構

116‧‧‧罩幕圖案

118‧‧‧第二隔離材料

120‧‧‧熱處理

210、210a‧‧‧第二堆疊結構

202‧‧‧第二閘介電層

204‧‧‧第二閘極

206‧‧‧硬罩幕層

222‧‧‧第二隔離結構

AR‧‧‧陣列區

PR‧‧‧周邊區

S002、S004、S006、S008、S010、S012、S014、S016、S102、S104、S106、S108、S110、S112、S114、S116‧‧‧步驟

D1、D2‧‧‧深度

D3‧‧‧距離

H1、H2‧‧‧高度

W1、W1’、W2、W2’‧‧‧寬度

圖1是依照本發明第一實施例的一種半導體記憶元件的製造方法的流程圖。 圖2A至圖2H是依照本發明第一實施例的一種半導體記憶元件的製造方法的剖面示意圖。 圖3是依照本發明第二實施例的一種半導體記憶元件的製造方法的流程圖。

Claims (10)

1. 一種半導體記憶元件，包括： 基底，包括周邊區與陣列區； 多個第一隔離結構，位於所述周邊區的所述基底中；以及 多個第二隔離結構，位於所述陣列區的所述基底中，其中所述第一隔離結構的材料與所述第二隔離結構的材料不同，且各所述第一隔離結構的寬度大於各所述第二隔離結構的寬度。
2. 如申請專利範圍第1項所述的半導體記憶元件，其中各所述第一隔離結構的寬度介於0.2微米至8微米之間，各所述第二隔離結構的寬度介於0.01微米至0.03微米之間。
3. 如申請專利範圍第1項所述的半導體記憶元件，其中各所述第一隔離結構的深寬比介於0.04至2之間，各所述第二隔離結構的深寬比介於10至35之間。
4. 如申請專利範圍第1項所述的半導體記憶元件，其中各所述第一隔離結構包括下部結構與位於所述下部結構上的上部結構，所述下部結構的材料與所述第二隔離結構的材料相同且同時形成，所述上部結構的材料與所述第二隔離結構的材料不同。
5. 如申請專利範圍第4項所述的半導體記憶元件，其中所述下部結構的頂面與所述基底的最高頂面之間的距離至少大於500Å。
6. 一種半導體記憶元件的製造方法，包括 提供基底，其包括周邊區與陣列區； 於所述周邊區的所述基底上形成多個第一堆疊結構； 於所述第一堆疊結構之間分別形成多個第一溝渠，所述第一溝渠自所述第一堆疊結構的頂面延伸至所述基底中； 於所述陣列區的所述基底上形成多個第二堆疊結構； 於所述第二堆疊結構之間分別形成多個第二溝渠，所述第二溝渠自所述第二堆疊結構的頂面延伸至所述基底中，其中所述第二溝渠的寬度小於所述第一溝渠的寬度； 將第一隔離材料同時填入所述第一溝渠與所述第二溝渠中； 於所述陣列區的所述基底上形成罩幕圖案，所述罩幕圖案暴露出所述第一溝渠中的所述第一絕緣材料的頂面； 以所述罩幕圖案為罩幕，移除所述第一溝渠中的所述第一隔離材料的至少一部分； 於所述第一溝渠中形成第二隔離材料；以及 進行熱處理。
7. 如申請專利範圍第6項所述的半導體記憶元件的製造方法，其中以所述罩幕圖案為罩幕，移除所述第一溝渠中的所述第一隔離材料的所述至少一部分的步驟更包括：完全移除所述第一溝渠中的所述第一隔離材料。
8. 如申請專利範圍第6項所述的半導體記憶元件的製造方法，其中移除所述第一溝渠中的所述第一隔離材料的所述至少一部分之後，所述第一隔離材料的剩餘部分的頂面與所述基底的最高頂面之間的距離至少大於500Å。
9. 如申請專利範圍第6項所述的半導體記憶元件的製造方法，其中所述第一隔離材料包括可流動性介電材料，其形成方法包括旋塗式介電法、可流動性化學氣相沉積法或其組合。
10. 如申請專利範圍第6項所述的半導體記憶元件的製造方法，其中所述第二隔離材料包括化學氣相沉積氧化物，其形成方法包括高密度電漿化學氣相沉積法、高深寬比填溝製程或其組合。