JP2022144220A - 半導体装置の製造方法およびエッチング方法 - Google Patents

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Abstract

【課題】アスペクト比が異なるコンタクトホールを好適に加工することのできる半導体装置の製造方法を提供する。【解決手段】本実施形態の半導体装置は、酸化シリコンを含む第１絶縁層と窒化シリコンを含む第２絶縁層を交互に積層した積層構造を形成し、前記積層構造にアスペクト比が異なる複数のコンタクトホールを形成する、ことを含み、前記複数のコンタクトホールの形成は、前記第１絶縁層をエッチングする第１ステップと、前記第２絶縁層をエッチングする第２ステップと、を有し、前記第２ステップでは、エッチングガスとして、炭素、水素、フッ素を含むＣＨＦガスと、水素の混合ガスを用いる。【選択図】図６Ｂ

Description

本発明の実施形態は、半導体装置の製造方法およびエッチング方法に関する。
導電層と絶縁層が交互に積層された積層構造を有する半導体装置が知られている。この積層構造の形成においては、第１絶縁層と犠牲層となる第２絶縁層を交互に積層した構造を作成し、各第２絶縁層に達するコンタクトホールを形成し、これらのコンタクトホールを例えば金属で埋め込み、その後、第２絶縁層を導電体層に置き換えることが行われる。
これらのコンタクトホールを形成する場合、高アスペクト比を有する第１コンタクトホールと低アスペクト比を有する第２コンタクトホールは同時に加工される。この場合、第２コンタクトホールの加工時にエッチングストッパとなる所望の第２絶縁層に突き抜けが生じる場合がある。
特開２００９－１６４００号公報 特開２０２０―４３２３９号公報
本実施形態は、アスペクト比が異なるコンタクトホールを好適に加工することのできる半導体装置の製造方法およびエッチング方法を提供する。
本実施形態による半導体装置の製造方法は、酸化シリコンを含む第１絶縁層と窒化シリコンを含む第２絶縁層を交互に積層した積層構造を形成し、前記積層構造にアスペクト比が異なる複数のコンタクトホールを形成する、ことを含み、前記複数のコンタクトホールの形成は、前記第１絶縁層をエッチングする第１ステップと、前記第２絶縁層をエッチングする第２ステップと、を有し、前記第２ステップでは、エッチングガスとして、炭素、水素、フッ素を含むＣＨＦガスと、水素の混合ガスを用いる。
一実施形態による半導体装置を示す斜視図。 積層配線構造体を示す断面図。 図３Ａおよび３Ｂはそれぞれ、一実施形態の半導体装置の製造工程を示す平面図および断面図。 図４Ａおよび４Ｂはそれぞれ、一実施形態の半導体装置の製造工程を示す平面図および断面図。 図５Ａおよび５Ｂはそれぞれ、一実施形態の半導体装置の製造工程を示す平面図および断面図。 図６Ａおよび６Ｂはそれぞれ、一実施形態の半導体装置の製造工程を示す平面図および断面図。 一実施形態の半導体装置の製造工程を示す断面図。 一実施形態の半導体装置の製造工程を示す断面図。 一実施形態の半導体装置の製造工程を示す断面図。 一実施形態の半導体装置の製造工程を示す断面図。 エッチングレートのアスペクト比依存性を示すグラフ。 ＣｘＨｙＦｚガスおよびこのガスに水素添加下ガスのエッチングレートを示すグラフ。
以下、実施形態について図面を参照して説明する。図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。本明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（実施形態）
図１は本実施形態に係る半導体装置のメモリセル領域ＭＣＲと引き出し領域ＨＵＲの構成を示す斜視図である。図が錯綜するのを防ぐため、導電性を有する部材を示し、図中のハッチングを省略してある。図１で部材が示されていない部分には、酸化シリコン等の絶縁材料を用いて絶縁されている。
メモリセル領域ＭＣＲには、シリコン単結晶を用いた半導体基板１０上にメモリセルアレイ１１０が形成されている。メモリセルアレイ１１０は、半導体基板１０の表面に対して平行に伸びる絶縁層と複数の導電層１８を有する。メモリセルアレイ１１０は、これら複数の絶縁層と複数の導電層とが交互に積層された積層構造を有する。図１では導電層が４層しか示されていないが、３３層、６５層というようにさらに多数の層が積層される。これら導電層１８はトランジスタに接続されたソース側セレクトゲート線、ワード線、またはドレイン側セレクトゲート線に対応する。
メモリセル領域ＭＣＲには、複数の絶縁層と複数の導電層１８を貫通するメモリピラー１３が形成される。メモリピラー１３は円筒状であり、外周側から中心側に向かって、酸化シリコン膜、窒化シリコン膜、酸窒化シリコン膜、アモルファス又は多結晶シリコン膜、酸化シリコン膜が積層されている。導電層１８で囲まれた部分は、窒化シリコン膜にキャリアをトラップする不揮発性のメモリセルの一部として機能する。
引き出し領域ＨＵＲには、シリコン単結晶を用いた半導体基板１０上に積層配線構造体１２０が形成されている。引き出し領域ＨＵＲにも、メモリセル領域ＭＣＲから延在する複数の絶縁層と複数の導電層１８とが形成されている。積層配線構造体１２０は、半導体基板１０の表面に対して平行に伸びる絶縁層および導電層１８を有する。積層配線構造体１２０は、これら複数の絶縁層と複数の導電層１８が交互に積層された積層体を有する。図中では導電層が４層しか示されていないが、３３層、６５層というようにさらに多数の層が積層されることは前述したとおりである。そして、これら導電層１８は引き出し領域ＨＵＲにおいては、メモリセル領域ＭＣＲのワード線、ソース側セレクトゲート線、またはドレイン側セレクトゲート線から引き出された配線に対応する。
引き出し領域ＨＵＲにおいて、導電層１８は、それぞれ対応するコンタクトプラグ５０‘に接続される。各コンタクトプラグ５０‘は、複数の絶縁層と複数の導電層１８を貫通するコンタクトホールを形成することにより積層配線構造体１２０の上に引き出される。
コンタクトプラグ５０‘は、メモリピラー１３よりも直径が大きく、断面積が大きい。また、コンタクトプラグ５０‘は、メモリピラー１３よりも配置密度が小さい。言い換えると、コンタクトプラグ５０‘は、メモリピラー１３のように狭い面積に高密度に配置する必要がない。
（積層配線構造体の構成）
図２は、積層配線構造体１２０の構成を示す断面図である。なお、図２では図１におけるコンタクトプラグ５０‘をコンタクトプラグ５０，５１，５２，５３，５４，５５として図示する。積層配線構造体１２０は、半導体基板１０上に積層された複数の導電層１８を有する。複数の導電層１８は、複数の絶縁層１２と交互に、半導体基板１０の主面に対して垂直な方向（積層方向）に周期的に積層されている。各々の導電層１８は単層である。つまり、１つの導電層１８について断面形状を観察した場合、導電層１８の膜厚方向（Ｚ方向）に単一の材料が連続していてよい。また、１つの導電層１８内部に界面は存在しなくてよい。導電層１８の材料は例えばタングステンであってもよい。
積層方向に隣接する導電層１８と導電層１８との間に、絶縁層１２が形成されている。半導体基板１０と最下層の導電層１８との間にも絶縁層１２が形成されている。積層方向に隣接する導電層１８は互いに絶縁されていればよく、絶縁層１２の材料は例えば二酸化シリコン（ＳｉＯ２）であり、ＴＥＯＳ(Tetra Ethyl Ortho Silicate)を原料として形成される酸化シリコンであってもよい。絶縁層１２は例えばＣＶＤ(Chemical Vapor Deposition)装置を用いて堆積される。
コンタクトプラグ５０～５５のうちの１つは後述するコンタクトホールの底部においていずれか1層の導電層１８と接続されている。すなわち、コンタクトプラグ５０～５５はそれぞれ、積層配線構造体１２０上面からの長さが異なる。コンタクトプラグ５０～５５はいずれも円柱形であり、コンタクトプラグ５０～５５の材料は例えばタングステンなどの金属であってもよい。
コンタクトプラグ５０～５５は、貫通する上層の導電層１２と絶縁されている。コンタクトプラグ５０～５５側面には絶縁膜４１aが円筒状に形成されている。すなわち、コンタクトプラグ５０～５５の側面は、絶縁膜４１aで覆われている。絶縁膜４１aの材料は例えば二酸化シリコン（ＳｉＯ２）、またはＴＥＯＳなどの酸化シリコンであってもよい。
（積層配線構造体の製造方法）
本実施形態による半導体装置の積層配線構造体１２０の製造方法について図３Ａ乃至図６Ｂを参照して説明する。図３Ｂに示すように、シリコン基板（またはシリコン層）１０上に第１絶縁層１２と、犠牲層となる第２絶縁層１４とを交互に積層した積層構造１１を形成する。第１絶縁層１２は、例えば酸化シリコンを含み、第２絶縁層１４は例えば窒化シリコンを含む。この積層構造１１上に例えば酸化シリコンを含む絶縁層１６を形成し、この絶縁層１６上にマスク２００を形成する。フォトリソグラフィー技術を用いてマスク２００にホール２１０、２２０を形成する（図３Ａ、３Ｂ）。図３Ａは平面図を示し、図３Ｂは断面図を示す。
続いて、図４Ａ、４Ｂに示すように、マスク２００を用いて絶縁層１６および積層構造１１に対して，例えばＲＩＥ（Reactive Ion Etching）を行い、積層構造１１の上層から２番目の第２絶縁層に達するコンタクトホール２０、２２を形成する（図４Ａ、４Ｂ）。図４Ａは平面図を示し、図４Ｂは断面図を示す。このエッチング加工においては、窒化シリコンを含む犠牲層となる第２絶縁層１４をエッチングするステップと、酸化シリコンを含む第１絶縁層１２をエッチングするステップと、をエッチングガスを切り替えながら連続して行う。第２絶縁層１４のエッチングガスとしては、例えば、Ｃ３ＨＦ５とＨ２の流量比が１００対１００のガス（Ｃ３ＨＦ５／Ｈ２＝１００／１００）、Ｏ２ガス、およびＡｒガスを含むガスを用いた。すなわち、Ｃ、Ｈ、Ｆを含むエッチングガスに水素を１：１の割合で混合したガスを含むガスを用いた。第１絶縁層１２のエッチングガスとしては、例えば、Ｃ４Ｆ８ガス、ＣＯガス、およびＡｒガスを含むガスを用いた。
次に、図５Ａ、５Ｂに示すように、積層構造１１に形成されたコンタクトホール２２およびマスク２００のホール２２０を、フォトレジスト３０で埋め込むととともに、マスク２００に新たなホール２３０を形成する。図６Ａは平面図を示し、図６Ｂは断面図を示す。
続いて、図６Ａ、６Ｂに示すように、ホール２１０、２３０を有するマスク２００を用いて、積層構造１１をドライエッチング、例えばＲＩＥで加工する。このとき、コンタクトホール２０，２５が所望の深さとなるまで、上述した第２絶縁層１４をエッチングするステップと、第１絶縁層１２をエッチングするステップと、を交互に繰り返す。第２絶縁層１４のエッチングガスとしてＣ３ＨＦ５／Ｈ２＝１００／１００、Ｏ２ガス、およびＡｒガスを含むガスを用いた。すなわち、Ｃ、Ｈ、Ｆを含むエッチングガスに水素を１：１の割合で混合したガスを含むガスを用いた。図６Ａは平面図を示し、図６Ｂは断面図を示す。
上述した工程を繰り返し、コンタクトホールに埋め込まれたレジストを除去することにより、図７に示すように、積層構造１１に各第２絶縁層に達する複数のコンタクトホール２０、２１、２２、２３、２４、２５を形成する。
次に、図８に示すように、形成されたコンタクトホール２０～２５の底面および側面に例えば酸化シリコンからなる絶縁膜４１を形成する。
次に、図９に示すように、例えばＲＩＥを用いて、コンタクトホール２０～２５の底面に形成された絶縁膜４１を除去するとともにコンタクトホール２０～２５の側面に絶縁膜４１を残置する。
続いて、図１０に示すように、例えば、ＣＶＤ（Chemical Mechanical Deposition）等を用いてコンタクトホール２０～２５に金属、例えばＷ（タングステン）を埋め込み、金属を含むコンタクトプラグ５０、５１、５２、５３、５４、５５が形成される。
最後に、ウェットエッチングを用いて第２絶縁層１４を除去し、この除去された第２絶縁層１４の後に、例えば、タングステンからなる導電層１８として例えば、ＣＶＤを用いて形成する（図２）。これにより、絶縁層と導電層が交互に積層され、各配線層に接続するコンタクトプラグが設けられた積層配線構造体を有する半導体装置が完成する。
なお、上記実施形態では、エッチングガスとして、Ｃ３ＨＦ５ガスとＨ２ガスを１：１で混合したガスを含むガスを用いた。Ｃ３ＨＦ５ガスとＨ２ガスの混合ガスを用いる場合は、Ｃ３ＨＦ５ガスとＨ２ガスの混合割合は、１：１～１：２の範囲であれば同じ効果を得ることができる。
以下、実施形態の効果について説明する。
図１１は比較例にかかる積層配線構造体の製造方法について説明する図である。比較例の製造方法において、窒化シリコン層のエッチングガスとして、ＣＨ２Ｆ２ガス、Ｏ２ガス、およびＡｒガスを７０ｓｃｃｍ：２１ｓｃｃｍ：１６４ｓｃｃｍの流量で混合したガスを用いた場合のエッチングレートのアスペクト比依存性を測定した結果を図１１に示す。すなわち、比較例のエッチングガスには水素ガスを含まない。図１２に示すように、窒化シリコン層は、アスペクト比が最大となる場合、例えばアスペクト比が４０程度では、アスペクト比が最小となる場合に比べて、窒化シリコン層のエッチングレートが約５０％も低下する。
比較例の製造方法によれば、高アスペクト比を有するコンタクトホールにおけるエッチングレートが低下し、低アスペクト比を有するコンタクトホールが過剰にエッチングされる。これにより、低アスペクト比のコンタクトホールの加工時にエッチングストッパとなる所望の絶縁層に突き抜けが生じる場合がある。
そこで、本願発明者らは、第１絶縁層と第２絶縁層が交互に積層された積層構造において、同種のエッチングガスを用いて同時にアスペクト比が異なるコンタクトホールをエッチングする場合に、エッチングストッパとなる第２絶縁層のエッチングレートを第１絶縁層のエッチングレートに比べて大きくすれば良いと考えた。
酸化シリコンからなる第１絶縁層および窒化シリコンからなる第２絶縁層をそれぞれ複数個用意する。これらの絶縁層に対して、第２絶縁層のエッチングレートと第１絶縁層のエッチングレートとの比、すなわち第２絶縁層の選択比が大きいエッチングガスを見出すために、エッチングガスを複数種類用意し、実験を行った。用意したガスは、３次元メモリの製造に用いられるＣｘＨｙＦｚ（Ｃは炭素、Ｈは水素、Ｆはフッ素を表し、ｘは３以上の整数を表し、ｙおよびｚはそれぞれ１以上の整数を表す）で示される鎖状炭化水素化合物、およびこの鎖状炭化水素化合物に水素を混合したものである。具体的には、Ｃ４Ｆ８／Ｈ２＝８０／０、Ｃ４Ｆ８／Ｈ２＝８０／１００、Ｃ４Ｆ８／Ｈ２＝８０／２００、Ｃ３ＨＦ５／Ｈ２＝１００／０、Ｃ３ＨＦ５／Ｈ２＝１００／１００、Ｃ３ＨＦ５／Ｈ２＝１００／２００、Ｃ３Ｆ８／Ｈ２＝１００／０、Ｃ３Ｆ８／Ｈ２＝１００／１００、およびＣ３Ｆ８／Ｈ２＝１００／２００の９種類のガスである。ここで、例えば、「／」は流量比を表し、Ｃ３ＨＦ５／Ｈ２＝１００／０は、Ｃ３ＨＦ５の流量が１００でＨ２の流量が０であるエッチングガスを表している。
実験結果を図１２に示す。図１２において、横軸に上記エッチングガスを示し、縦軸に上記エッチングガスを用いたときのエッチングレートを示す。また、各エッチングガス名の下方に示されている数字は、第２絶縁層の第１絶縁層に対する選択比、すなわち、第２絶縁層のエッチングレートを第１絶縁層のエッチングレートで割った値を示す。図１２において、白抜きの棒グラフは酸化シリコンからなる第１絶縁層のエッチングレートを示し、斜線の棒グラフは窒化シリコンからなる第２絶縁層のエッチングレートを示す。
この図１２からわかるように、エッチングガスとしてＣｘＨｙＦｚ（ｘ、ｙ、ｚは係数）で示されるフッ素化炭化水素化合物を単独で用いるよりも、水素を添加した混合ガスを用いる方法が、窒化シリコンの選択比が高くなっている。また、エッチングガスとしてＣｘＦｙ（ｘ、ｙは係数）で示される炭化水素化合物を単独で用いるよりも、水素を添加した混合ガスを用いる方法が、窒化シリコンの選択比が高くなっている。したがって、ＣｘＨｙＦｚまたはＣｘＦｙで示されるガスに水素を添加した混合ガスを用いることが好ましい。また、選択比が１０．０以上となるエッチングガスは、Ｃ３ＨＦ５／Ｈ２＝１００／１００およびＣ３ＨＦ５／Ｈ２＝１００／２００となる。Ｃ３ＨＦ５に水素を添加したガスは選択比が２０以上となり好ましく、特にＣ３ＨＦ５／Ｈ２＝１００／１００を用いた場合は選択比が４０を超え、より好ましい。すなわち、Ｃ、Ｈ、Ｆを含むエッチングガスに対して水素の添加割合は、１：１～１：２であることが好ましい。
同様に、図１２に示した結果から、Ｃ、Ｈ、Ｆを含む炭素数が３以上のＣＨＦガスに水素（Ｈ２）ガスを混合したガスを用いれば、窒化シリコンを含む絶縁層の酸化シリコンを含む絶縁層に対するエッチング選択比を大きくすることが可能となる。このエッチングガスを用いれば、アスペクト比が異なるコンタクトホールの加工に用いれば、エッチングストッパとなる窒化シリコンを含む絶縁層に突き抜けが生じるのを抑制することができる。なお、Ｃ、Ｈ、Ｆを含むガスは、Ｃ３ＨＦ５ガスに限定されず、例えば、Ｃ３ＨＦ７、Ｃ３Ｈ２Ｆ６、Ｃ３Ｈ３Ｆ５、Ｃ４Ｈ４Ｆ６、Ｃ４Ｈ３Ｆ７、Ｃ４Ｈ２Ｆ８、Ｃ４ＨＦ９、Ｃ５Ｈ６Ｆ６、Ｃ５Ｈ５Ｆ７、Ｃ５Ｈ４Ｆ８、Ｃ５Ｈ３Ｆ９、Ｃ５Ｈ２Ｆ１０、およびＣ５ＨＦ１１の少なくともいずれかを含むエッチングガスであれば、同様な効果を得ることができる。
以上、説明したように、本実施形態によれば、アスペクト比が異なるコンタクトホールの加工時に突き抜けを防止することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１０・・・シリコン基板、１１・・・積層構造、１２・・・第１絶縁層（酸化シリコン層）、１４・・・第２絶縁層（窒化シリコン層）、１６・・・絶縁層、１８・・・導電層、２０～２５・・・コンタクトホール、４１・・・絶縁膜、５０～５５・・・コンタクト、１００・・・シリコン基板（シリコン層）、１１０・・・メモリセルアレイ、１２０・・・積層配線構造体、１４０・・・マスク、２００・・・マスク、２１０～２３０・・・ホール

Claims (8)

  1. 酸化シリコンを含む第１絶縁層と窒化シリコンを含む第２絶縁層を交互に積層した積層構造を形成し、
    前記積層構造にアスペクト比が異なる複数のコンタクトホールを形成する、ことを含み、
    前記複数のコンタクトホールの形成は、前記第１絶縁層をエッチングする第１ステップと、前記第２絶縁層をエッチングする第２ステップと、を有し、
    前記第２ステップでは、エッチングガスとして、炭素、水素、フッ素を含むＣＨＦガスと、水素の混合ガスを用いる、半導体装置の製造方法。
  2. 前記ＣＨＦガスは、炭素数が３以上である請求項１記載の半導体装置の製造方法。
  3. 前記ＣＨＦガスは、Ｃ３ＨＦ５を含む請求項１または２記載の半導体措置の製造方法、
  4. 前記ＣＨＦガスと水素の混合比は１：１～１：２の範囲にある請求項１乃至３のいずれかに記載の半導体装置の製造方法。
  5. 形成された前記コンタクトホールの底面および側面に絶縁膜を形成し、その後、前記コンタクトホールの底面の前記絶縁膜を除去するとともに前記側面に前記絶縁膜を残置し、前記コンタクトホールに金属材で埋め込み、その後、前記第２絶縁層をウェットエッチングにより除去し、除去された第２絶縁層の後に配線層を形成する請求項１乃至４のいずれかに記載の半導体装置の製造方法。
  6. 窒化シリコンを含む被加工膜を用意し、
    炭素、水素、フッ素を含み、炭素数が３以上であるＣＨＦガスと、水素の混合ガスを用いて、前記被加工膜をエッチングする、
    エッチング方法。
  7. 前記ＣＨＦガスは、Ｃ３ＨＦ５を含む請求項６に記載のエッチング方法、
  8. 前記ＣＨＦガスと水素の混合比は１：１～１：２の範囲にある請求項６または７のいずれかに記載のエッチング方法。
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KR100611777B1 (ko) * 2003-12-22 2006-08-11 주식회사 하이닉스반도체 반도체소자 제조 방법
JP6778822B2 (ja) * 2018-10-26 2020-11-04 株式会社日立ハイテク プラズマ処理方法
US11018152B2 (en) * 2019-07-05 2021-05-25 Sandisk Technologies Llc Method for etching bottom punch-through opening in a memory film of a multi-tier three-dimensional memory device
US11114462B1 (en) * 2020-02-19 2021-09-07 Sandisk Technologies Llc Three-dimensional memory device with composite charge storage structures and methods for forming the same
US11798811B2 (en) * 2020-06-26 2023-10-24 American Air Liquide, Inc. Iodine-containing fluorocarbon and hydrofluorocarbon compounds for etching semiconductor structures

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