KR102450406B1 - 로우-k 스페이서를 제공하는 방법 - Google Patents

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Abstract

스페이서들을 갖는 반도체 디바이스들을 형성하는 방법이 제공된다. 피처들의 측면들 상에 SiCO 스페이서들이 형성된다. SiCO 스페이서들의 제 1 부분들 위에 보호 커버링들 (protective coverings) 이 형성되고, SiCO 스페이서들의 측벽들의 제 2 부분들은 보호 커버링들에 의해 커버되지 않는다. 보호 커버링들에 의해 커버되지 않은 SiCO 스페이서들의 제 2 부분들에 전환 프로세스가 제공되고, 보호 커버링들에 의해 커버되지 않은 SiCO 스페이서들의 제 2 부분들의 물리적 속성을 변화시키고, 보호 커버링들은 전환 프로세스로부터 SiCO 스페이서들의 제 1 부분들을 보호한다.

Description

로우-k 스페이서를 제공하는 방법
관련 출원에 대한 교차 참조
본 출원은 모든 목적들을 위해 참조로서 본 명세서에 인용된 2016년 12월 16일 출원된 미국 특허 출원 번호 제 15/381,594 호의 우선권의 이익을 주장한다.
본 개시는 반도체 웨이퍼 상에 반도체 디바이스들을 형성하는 방법에 관한 것이다. 보다 구체적으로, 본 개시는 로우 유전 상수를 갖는 스페이서들을 제공하는 것에 관한 것이다.
반도체 디바이스들을 형성할 때, 측벽 스페이서들이 피처들의 측면들 상에 형성된다. 측벽 스페이서들은 기생 커패시턴스를 유발할 수도 있다.
전술한 바를 달성하기 위해 그리고 본 개시의 목적에 따라, 스페이서들을 갖는 반도체 디바이스들을 형성하는 방법이 제공된다. 피처들의 측면들 상에 SiCO 스페이서들이 형성된다. SiCO 스페이서들의 제 1 부분들 위에 보호 커버링들 (protective coverings) 이 형성되고, SiCO 스페이서들의 측벽들의 제 2 부분들은 보호 커버링들에 의해 커버되지 않는다. 보호 커버링들에 의해 커버되지 않은 SiCO 스페이서들의 제 2 부분들에 전환 (conversion) 프로세스가 제공되고, 보호 커버링들에 의해 커버되지 않은 SiCO 스페이서들의 제 2 부분들의 물리적 속성을 변화시키고, 보호 커버링들은 전환 프로세스로부터 SiCO 스페이서들의 제 1 부분들을 보호한다.
또 다른 양상에서, 스페이서들을 갖는 반도체 디바이스들을 형성하는 방법이 제공된다. 피처들의 측면들 상에 SiCO 스페이서들이 형성된다. SiCO 스페이서들의 상단부들 및 측벽들의 부분 위에 보호 캡들이 형성되고, SiCO 스페이서들의 측벽들의 하단 부분들은 보호 캡들에 의해 커버되지 않는다. 보호 캡들에 의해 커버되지 않는 SiCO 스페이서들의 측벽들의 부분들에 전환 프로세스를 제공되고, 이는 보호 캡들에 의해 커버되지 않은 SiCO 스페이서들의 측벽들의 부분들의 k 값을 하강시키고, 보호 캡들은 전환 프로세스로부터 SiCO 스페이서들의 측벽들의 커버된 부분들을 보호한다.
본 발명의 이들 및 다른 피처들은 이하의 도면들과 함께 본 발명의 상세한 기술에 이하에 보다 상세히 기술될 것이다.
본 개시는 유사한 참조 번호들이 유사한 엘리먼트들을 참조하는 첨부된 도면들의 도면들에, 제한이 아닌 예로서 예시된다.
도 1은 일 실시예의 고레벨 플로우 차트이다.
도 2a 내지 도 2h는 일 실시예에 따라 프로세싱된 스택의 개략적인 단면도들이다.
본 발명은 이제 첨부된 도면들에 예시된 바와 같이 몇몇 바람직한 실시예들을 참조하여 상세히 기술될 것이다. 이하의 기술에서, 다수의 구체적인 상세들이 본 발명의 전체적인 이해를 제공하기 위해 진술된다. 그러나, 본 발명은 이들 구체적인 상세들 중 일부 또는 전부 없이 실시될 수도 있다는 것이 당업자에게 자명할 것이다. 다른 예들에서, 공지의 프로세스 단계들 및/또는 구조체들은 본 발명을 불필요하게 모호하게 하지 않도록 상세히 기술되지 않았다.
도 1은 일 실시예의 고레벨 플로우 차트이다. 이 실시예에서, SiCO (silicon carbon oxide) 스페이서들이 피처들의 측면들 상에 형성된다 (단계 104). 보호 캡들이 SiCO 스페이서들의 측벽들의 상단부들 및 부분들 위에 형성되고, SiCO 스페이서들의 측벽들의 하단 부분들이 보호 캡들에 의해 커버되지 않는다 (단계 108). 전환 프로세스가 보호 캡들에 의해 커버되지 않은 SiCO 스페이서들의 측벽들의 노출된 부분들에 제공되고, 이는 SiCO 스페이서들의 측벽들의 노출된 부분들의 k 값을 하강시키고, 보호 캡들은 전환 프로세스로부터 SiCO 스페이서들의 측벽들의 커버된 부분들을 보호한다 (단계 112). 보호 캡들은 제거된다 (단계 116). 보호 캡들에 의해 커버되지 않은 SiCO 스페이서들의 측벽들의 노출된 하단 부분들이 커버된다 (단계 120). SiCO 스페이서들의 상단부들은 에칭 또는 CMP 프로세스에 노출된다 (단계 124).
예
이 예에서, SiCO 스페이서들이 피처들의 측면들 상에 형성된다 (단계 104). 도 2a는 피처들 (208) 을 갖는 기판 (204) 을 갖는 스택 (200) 의 개략적인 단면도이다. 이 예에서, 피처들은 폴리 게이트의 하단 부분 (212) 및 게이트 캡의 상단 부분 (216) 을 갖는다. SiCO 스페이서들 (220) 은 피처들 (208) 의 측면들 상에 형성된다. 상이한 방법들이 피처들 (208) 의 측면들 상에 SiCO 스페이서들 (220) 을 형성하기 위해 사용될 수도 있다. 일 예에서, 컨포멀 (conformal) SiCO 층이 피처들 (208) 및 기판 위에 형성될 수도 있다. 컨포멀 SiCO 층의 수평 표면들은 SiCO 스페이서들 (220) 을 남기면서 에칭될 수도 있다. SOH (spin on hardmask) (224) 는 피처들 (208) 및 스페이서들 (220) 위에 증착된다. SOH (224) 는 피처들 (208) 및 스페이서들 (220) 의 상단부들을 노출하기 위해 부분적으로 에칭된다. 도 2b는 SOH (224) 가 피처들 (208) 및 스페이서들 (220) 의 상단부들을 노출하기 위해 부분적으로 에칭된 후 스택의 개략적인 단면도이다.
보호 캡들이 SiCO 스페이서들 (220) 의 측벽들의 상단부들 및 부분들 위 그리고 피처들 (208) 의 상단부 위에 형성되고, SiCO 스페이서들의 측벽들의 하단 부분들은 보호 캡들에 의해 커버되지 않는다 (단계 108). 이 예에서, 캡들은 컨포멀 보호 층을 증착함으로써 형성된다. 일 예에서, 챔버 압력이 3 내지 5 mTorr로 유지되는 동안, 캡 형성 가스가 프로세싱 챔버를 통해 5 내지 30 sccm의 CH4 또는 CH3F 및 100 내지 200 sccm의 Ar을 흘림으로써 제공된다. 캡 형성 가스는 챔버로 100 내지 600 W의 RF 전력을 제공함으로써 플라즈마로 변환된다 (transform). 프로세스는 10 내지 30 초 동안 제공되고, 컨포멀 보호 층의 형성을 발생시킨다. 도 2c는 컨포멀 보호 층 (228) 이 SiCO 스페이서들 (220) 의 측벽들의 상단부들 및 부분들 위 그리고 피처들 (208) 의 상단부들 위에 형성된 후 스택 (200) 의 개략적인 단면도이다. 컨포멀 보호 층 (228) 은 SOH 층 (224) 의 상단부 상에 형성된다. SOH 층 (224) 및 SOH 층 (224) 의 상단부 상의 컨포멀 보호 층 (228) 의 부분들이 제거된다. SOH (224) 및 SOH 층 (224) 의 상단부 상의 컨포멀 보호 층 (228) 의 부분들을 제거하기 위한 레시피는 20 내지 60 mTorr의 압력을 유지하는 동안 50 내지 200 sccm의 N2 및 H2 또는 H2 및 CO2 또는 N2 및 O2의 제거 가스를 흘린다. 제거 가스는 챔버로 300 내지 1000 W의 RF 전력을 제공함으로써 플라즈마로 형성된다. 프로세스는 SOH (224) 및 컨포멀 보호 층 (228) 의 특정한 부분들이 제거될 때까지 30 내지 120 초 동안 제공된다. 도 2d는 SOH 층 및 보호 층의 일부가 제거된 후 스택 (200) 의 개략적인 단면도이다. 보호 층의 남아 있는 부분은 SiCO 스페이서들 (220) 의 측벽들의 상단부 및 부분들 피처들 (208) 의 상단부들 위에 보호 캡들 (232) 을 형성한다. SiCO 스페이서들의 측벽들의 하단 부분들 (224) 은 보호 캡들 (232) 에 의해 커버되지 않는다.
전환 프로세스가 보호 캡들로 커버되지 않은 SiCO 스페이서들의 측벽들의 노출된 부분들에 제공되고, SiCO 스페이서들의 측벽들의 노출된 부분들의 k 값을 하강시키고, 보호 캡들은 전환 프로세스로부터 SiCO 스페이서들의 측벽들의 커버된 부분들을 보호한다 (단계 112). 전환 프로세스를 제공하는 레시피의 일 예는 1 내지 2 Torr의 압력 및 200 ℃ 내지 300 ℃의 온도를 유지하는 동안, 2000 내지 4000 sccm의 O2 및 500 sccm의 N2 의 전환 가스를 프로세스 챔버 내로 흘린다. 전환 가스는 3000 내지 4000 W의 RF 전력을 챔버로 제공함으로써 플라즈마로 형성된다. 프로세스는 SiCO 스페이서들의 노출된 부분들의 k 값을 하강시킴으로써, 노출된 부분들이 전환될 때까지 30 내지 60 초 동안 제공된다. 도 2e는 전환 프로세스가 제공된 후 스택 (200) 의 개략적인 단면도이다. SiCO 스페이서들 (220) 의 측벽들의 하단 부분들 (236) 은 SiCO 스페이서들의 유전체 k 값을 하강시키도록 프로세싱된다. 이 예에서 k 값은 4.9 로부터 4.4로 하강된다.
보호 캡들이 제거된다 (단계 116). 보호 캡들을 제거하는 레시피의 일 예는 5 내지 30 mTorr의 압력을 유지하는 동안, 5 내지 20 sccm의 CF4 또는 SF6 및 150 sccm의 He의 캡 제거 가스를 흘린다. 캡 제거 가스는 300 내지 1000 W의 RF 전력을 챔버로 제공함으로써 플라즈마로 형성된다. 프로세스 시간은 보호 캡들의 두께에 기초한다. 도 2f는 보호 캡들이 제거된 후 스택 (200) 의 개략적인 단면도이다.
이들 단계들 전 또는 단계들 후 또는 단계들 사이에 스택을 더 프로세싱하기 위해 부가적인 단계들이 제공될 수도 있다. 예를 들어, SiCO 스페이서들이 형성된 후 그리고 보호 캡들이 형성되기 전에 소스 및 드레인 영역들이 피처들 사이에 형성될 수도 있다. 보호 캡들이 제거된 후 프로세스의 일 예에서, 유전체 층이 스페이서들 사이에 스페이스를 충진하도록 증착될 수도 있다. 증착된 유전체 층은 보호 캡들에 의해 커버되지 않은 SiCO 스페이서들의 측벽들의 노출된 하단 부분들로 하여금 커버되게 한다 (단계 120). 일 예에서, 증착된 유전체 층은 유동성 (flowable) 부압 (sub-atmospheric pressure) CVD (chemical vapor deposition) 또는 원자 층 증착된 옥사이드를 사용하여 증착될 수도 있다. 도 2g는 유전체 층 (240) 이 측벽 스페이서들 사이의 스페이스들을 충진하기 위해 증착된 후 스택 (200) 의 개략적인 단면도이다. SiCO 스페이서들의 상단부들은 에칭 또는 CMP (chemical mechanical polishing) 프로세스에 노출된다 (단계 124). 도 2h는 SiCO 스페이서들의 상단부들이 CMP 프로세스를 겪은 후 스택 (200) 의 개략적인 단면도이다. 자기 정렬된 (self aligned) 콘택트들이 피처의 상단부들에 전기적으로 접속될 수도 있다.
이 예는 다양한 플라즈마 기반 화학물질들로의 노출에 의해 SPARC (Single Precursor Activated Radicals Chemistry) 막의 속성들을 개질, 예컨대 유전체 k 값을 하강시키는 동안, 이러한 막을 에칭 상호작용들 및 dHF (diluted hydrofluoric acid) 습식 세정들에 대해 보다 덜 견고하게 하는 능력을 활용한다.
이 예에서, 보호 캡은 전환 프로세스로부터 측벽 스페이서들의 상단 부분을 보호하고, 이는 보호되지 않은 측벽 스페이서들의 하단 부분의 k 값을 하강시킨다. 그 결과, 측벽 스페이서들의 상단 부분은 보다 높은 탄소 함량 및 에칭 내성을 유지한다. 이 예에서, 측벽의 하단 부분은 k 값을 하강시키고 측벽의 하단 부분의 에칭 내성이 보다 작게 하는 전환 프로세스에 노출될 수도 있고, 이는 측벽들의 하단 부분을 측벽들의 보호된 부분들보다 습식 HF 또는 플라즈마 에칭에 보다 덜 민감하게 한다. 측벽들의 하단 부분들의 에칭 내성이 보다 작기 때문에, 유전체 층이 측벽들의 하단 부분을 보호하고 추가 디바이스 형성을 위해 증착된다.
CA, Fremont 소재의 Lam Research Corp.에 의해 제조된 Striker 챔버가 SiCO 측벽들을 증착하도록 사용될 수도 있다.
바람직하게, SiCO 측벽 스페이서들은 처음에 4.7 로부터 4.9 사이의 유전 상수 k를 갖는다. 전환 프로세스는 유전 상수 k를 적어도 0.4만큼 하강시킨다. 그 결과, 전환된 SiCO 측벽들은 4.5보다 작은 유전 상수를 갖는다. 그 결과, 유전 상수는 약 8 ％ 내지 10 ％만큼 하강된다. 따라서, 기생 커패시턴스는 약 8 ％ 내지 10 ％만큼 하강된다.
다른 실시예들에서, 측벽 스페이서들의 상단부 대신, 다른 부분들이 전환 프로세스로부터 보호될 수도 있는 한편, 측벽 스페이서들의 하단부 대신, 다른 부분들이 전환 프로세스에 노출될 수도 있다. 이러한 실시예들이 다중 집적 설계들을 해결하기 위해 사용될 수도 있다. 다른 실시예들은 측벽 스페이서들의 k 값을 하강시키도록 다른 전환 프로세스 단계들을 사용할 수도 있다. 예를 들어, O2 기판 애싱 (ashing) 을 사용하는 대신, 형성 가스 기반 애싱이 사용될 수도 있다. 형성 가스는 수소 및 질소 가스이다. 이러한 가스는 N2 및 H2 또는 NH3 또는 NH4OH 또는 이러한 가스들의 조합들로부터 형성될 수도 있다. 다른 실시예들에서, 다른 전환 프로세스들이 k 값을 하강시키는 대신 측벽 스페이서들의 다른 물리적 속성들을 변화시키도록 사용될 수도 있다.
기생 커패시턴스는 발전된 finfet 디바이스들에서 핵심 성능 리미터 (limiter) 이다. 게이트 대 콘택트 커패시턴스는 7 ㎚ 노드 및 그 이상에서 총 유효 커패시턴스의 주 동인 (driver) 이다. 7 ㎚ 노드, 기생 커패시턴스는 약 40 ％의 유효 커패시턴스를 형성한다. 따라서, 기생 커패시턴스의 상당한 감소가 유효 커패시턴스에서 상당한 감소를 발생시킨다.
본 발명이 몇몇 바람직한 실시예들의 면에서 기술되었지만, 이 발명의 범위 내에 있는, 교환, 변경, 치환 및 다양한 대체 등가물들이 있다. 본 발명의 방법들 및 장치들을 구현하는 많은 다양한 방식들이 있다는 것을 또한 주의해야 한다. 따라서, 이하에 첨부된 청구항들은 본 발명의 진정한 정신 및 범위 내에 속하는 한, 이러한 모든 교환, 변경, 치환 및 다양한 대체 등가물들을 포함하는 것으로 해석되도록 의도된다.

Claims (20)

  1. 스페이서들을 갖는 반도체 디바이스들을 형성하는 방법에 있어서,
    피처들의 측면들 상에 SiCO 스페이서들을 형성하는 단계;
    상기 SiCO 스페이서들의 제 1 부분들 위에 보호 커버링들 (protective coverings) 을 형성하는 단계로서, 상기 SiCO 스페이서들의 측벽들의 제 2 부분들은 상기 보호 커버링들에 의해 커버되지 않는, 상기 보호 커버링들을 형성하는 단계; 및
    상기 보호 커버링들에 의해 커버되지 않은 상기 SiCO 스페이서들의 상기 제 2 부분들에 전환 프로세스를 제공하는 단계로서, 상기 보호 커버링들에 의해 커버되지 않은 상기 SiCO 스페이서들의 상기 제 2 부분들의 물리적 속성을 변화시키고, 상기 보호 커버링들은 상기 전환 프로세스로부터 상기 SiCO 스페이서들의 상기 제 1 부분들을 보호하는, 상기 전환 프로세스를 제공하는 단계를 포함하는, 스페이서들을 갖는 반도체 디바이스들을 형성하는 방법.
  2. 제 1 항에 있어서,
    상기 SiCO 스페이서들의 상기 제 1 부분들은 상기 SiCO 스페이서들의 상단부들 및 상기 SiCO 스페이서들의 상기 측벽들의 상단 부분들이고, 그리고 상기 SiCO 스페이서들의 상기 제 2 부분들은 상기 SiCO 스페이서들의 상기 측벽들의 하단 부분들이고, 상기 보호 커버링들은 보호 캡들 (protective caps) 을 형성하는, 스페이서들을 갖는 반도체 디바이스들을 형성하는 방법.
  3. 제 2 항에 있어서,
    상기 전환 프로세스는 상기 SiCO 스페이서들의 상기 제 2 부분들의 k 값을 적어도 0.4만큼 하강시키는, 스페이서들을 갖는 반도체 디바이스들을 형성하는 방법.
  4. 제 3 항에 있어서,
    상기 전환 프로세스를 제공한 후에 상기 보호 캡들을 제거하는 단계를 더 포함하는, 스페이서들을 갖는 반도체 디바이스들을 형성하는 방법.
  5. 제 4 항에 있어서,
    상기 전환 프로세스를 겪은 상기 SiCO 스페이서들의 상기 제 2 부분들을 커버하는 단계를 더 포함하는, 스페이서들을 갖는 반도체 디바이스들을 형성하는 방법.
  6. 제 5 항에 있어서,
    상기 전환 프로세스를 겪은 상기 SiCO 스페이서들의 상기 제 2 부분들을 커버하는 단계는 상기 SiCO 스페이서들 사이의 스페이스들을 유전체 층으로 충진하는 단계를 포함하는, 스페이서들을 갖는 반도체 디바이스들을 형성하는 방법.
  7. 제 6 항에 있어서,
    상기 SiCO 스페이서들의 상기 상단부들을 에칭 또는 CMP (chemical mechanical polishing) 에 노출하는 단계를 더 포함하는, 스페이서들을 갖는 반도체 디바이스들을 형성하는 방법.
  8. 제 7 항에 있어서,
    상기 전환 프로세스는 상기 보호 캡들에 의해 커버되지 않은 상기 SiCO 스페이서들의 상기 제 2 부분들을 산소를 포함하는 가스 또는 형성 가스 (forming gas) 로부터 형성된 플라즈마에 노출하는 단계를 더 포함하는, 스페이서들을 갖는 반도체 디바이스들을 형성하는 방법.
  9. 제 8 항에 있어서,
    상기 보호 캡들을 형성하는 단계는,
    노출된 상기 SiCO 스페이서들의 상기 상단부들을 갖는 상기 SiCO 스페이서들 사이에 희생층을 제공하는 단계;
    상기 SiCO 스페이서들의 상기 상단부들 위 그리고 상기 희생층의 상단부 위에 보호층을 증착하는 단계; 및
    상기 희생층 및 상기 희생층의 상기 상단부 위의 상기 보호층의 부분들을 제거하는 단계를 포함하는, 스페이서들을 갖는 반도체 디바이스들을 형성하는 방법.
  10. 제 2 항에 있어서,
    상기 보호 캡들을 형성하는 단계는,
    노출된 상기 SiCO 스페이서들의 상기 상단부들을 갖는 상기 SiCO 스페이서들 사이에 희생층을 제공하는 단계;
    상기 SiCO 스페이서들의 상기 상단부들 위 그리고 상기 희생층의 상단부 위에 보호층을 증착하는 단계; 및
    상기 희생층 및 상기 희생층의 상기 상단부 위의 상기 보호층의 부분들을 제거하는 단계를 포함하는, 스페이서들을 갖는 반도체 디바이스들을 형성하는 방법.
  11. 제 1 항에 있어서,
    상기 전환 프로세스는 상기 SiCO 스페이서들의 상기 제 2 부분들의 k 값을 적어도 0.4만큼 하강시키는, 스페이서들을 갖는 반도체 디바이스들을 형성하는 방법.
  12. 제 1 항에 있어서,
    상기 전환 프로세스를 제공한 후 상기 보호 커버링들을 제거하는 단계를 더 포함하는, 스페이서들을 갖는 반도체 디바이스들을 형성하는 방법.
  13. 제 1 항에 있어서,
    상기 전환 프로세스를 겪은 상기 SiCO 스페이서들의 상기 제 2 부분들을 커버하는 단계를 더 포함하는, 스페이서들을 갖는 반도체 디바이스들을 형성하는 방법.
  14. 제 1 항에 있어서,
    에칭 또는 CMP (chemical mechanical polishing) 에 상기 SiCO 스페이서들의 상기 제 1 부분들을 노출하는 단계를 더 포함하는, 스페이서들을 갖는 반도체 디바이스들을 형성하는 방법.
  15. 제 1 항에 있어서,
    상기 전환 프로세스는 상기 보호 커버링들에 의해 커버되지 않은 상기 SiCO 스페이서들의 상기 제 2 부분들을 산소를 포함하는 가스 또는 형성 가스로부터 형성된 플라즈마에 노출시키는 단계를 포함하는, 스페이서들을 갖는 반도체 디바이스들을 형성하는 방법.
  16. 스페이서들을 갖는 반도체 디바이스들을 형성하는 방법에 있어서,
    피처들의 측면들 상에 SiCO 스페이서들을 형성하는 단계;
    상기 SiCO 스페이서들의 상단부들 및 측벽들의 부분 위에 보호 캡들을 형성하는 단계로서, 상기 SiCO 스페이서들의 상기 측벽들의 하단 부분들은 상기 보호 캡들에 의해 커버되지 않는, 상기 보호 캡들을 형성하는 단계; 및
    상기 보호 캡들에 의해 커버되지 않는 상기 SiCO 스페이서들의 상기 측벽들의 상기 부분들에 전환 프로세스를 제공하는 단계로서, 이는 상기 보호 캡들에 의해 커버되지 않은 상기 SiCO 스페이서들의 상기 측벽들의 상기 부분들의 k 값을 하강시키고, 상기 보호 캡들은 상기 전환 프로세스로부터 상기 SiCO 스페이서들의 상기 측벽들의 커버된 부분들을 보호하는, 상기 전환 프로세스를 제공하는 단계를 포함하는, 스페이서들을 갖는 반도체 디바이스들을 형성하는 방법.
  17. 제 16 항에 있어서,
    상기 전환 프로세스는 상기 보호 캡들에 의해 커버되지 않은 상기 SiCO 스페이서들의 상기 측벽들의 상기 부분들의 k 값을 적어도 0.4만큼 하강시키는, 스페이서들을 갖는 반도체 디바이스들을 형성하는 방법.
  18. 제 17 항에 있어서,
    상기 전환 프로세스를 제공한 후 상기 보호 캡들을 제거하는 단계를 더 포함하는, 스페이서들을 갖는 반도체 디바이스들을 형성하는 방법.
  19. 제 18 항에 있어서,
    상기 SiCO 스페이서들 사이의 스페이스들을 유전체 층으로 충진함으로써 상기 전환 프로세스를 겪은 상기 SiCO 스페이서들의 상기 측벽들의 상기 부분들을 커버하는 단계를 더 포함하는, 스페이서들을 갖는 반도체 디바이스들을 형성하는 방법.
  20. 제 19 항에 있어서,
    상기 전환 프로세스는 상기 보호 캡들에 의해 커버되지 않은 상기 SiCO 스페이서들의 제 2 부분들을 산소를 포함하는 가스 또는 형성 가스로부터 형성된 플라즈마에 노출하는 단계를 포함하는, 스페이서들을 갖는 반도체 디바이스들을 형성하는 방법.
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