KR102251061B1 - 변형된 채널층을 갖는 반도체 소자 및 그 제조 방법 - Google Patents

변형된 채널층을 갖는 반도체 소자 및 그 제조 방법 Download PDF

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    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
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Abstract

본 발명의 실시예에 따른 반도체 소자는, 기판 상에 배치된 버퍼층 및 상기 버퍼층 상에 배치되며 상기 버퍼층보다 큰 격자상수를 가지는 채널층을 포함하는 활성 핀들, 상기 채널층을 둘러싸며, 상기 활성 핀들과 교차하는 게이트 구조물, 상기 게이트 구조물의 양 측벽에 배치된 측벽 스페이서들, 및 상기 측벽 스페이서들의 하면에 접하여 배치되며, 상기 측벽 스페이서들의 하면의 폭과 실질적으로 동일한 폭을 가지는 캡핑층들을 포함한다.

Description

변형된 채널층을 갖는 반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICES HAVING STRAINED CHANNEL AND MANUFACTURING METHOD THEREOF}
본 발명은 변형된 채널층을 갖는 반도체 소자 및 반도체 소자의 제조 방법에 관한 것이다.
반도체 칩의 집적도가 증가함에 따라 반도체 소자의 크기가 작아지고 있다. 반도체 소자의 크기가 작아짐으로 인한 소자 특성의 한계를 극복하기 위하여, 3차원 구조의 채널을 구비하는 핀 전계 효과 트랜지스터(FinFET)을 포함하는 반도체 소자를 개발하기 위한 노력이 진행되고 있다. 더불어, 고성능 전계 효과 트랜지스터를 구현하기 위해 전자 또는 정공의 이동도(mobility)를 증가시키는 방법으로 변형된 채널층(strained channel layer)을 갖는 반도체 소자에 대한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 이동도 특성을 향상시킬 수 있는 반도체 소자 및 반도체 소자를 제조하는 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 소자는, 기판 상에 배치된 버퍼층 및 상기 버퍼층 상에 배치되며 상기 버퍼층보다 큰 격자상수를 가지는 채널층을 포함하는 활성 핀들, 상기 채널층을 둘러싸며, 상기 활성 핀들과 교차하는 게이트 구조물, 상기 게이트 구조물의 양 측벽에 배치된 측벽 스페이서들 및 상기 측벽 스페이서들의 하면에 접하여 배치되며, 상기 측벽 스페이서들의 하면의 폭과 실질적으로 동일한 폭을 가지는 캡핑층들을 포함할 수 있다.
일 예로, 상기 캡핑층들은 상기 측벽 스페이서들과 상기 채널층 사이에 배치될 수 있다.
일 예로, 상기 캡핑층은 상기 게이트 구조물을 따라 상기 채널층과 교차하며 연장될 수 있다.
일 예로, 상기 캡핑층은 상기 채널층으로의 산소의 확산을 방지하는 물질로 이루어질 수 있다.
일 예로, 상기 산소의 확산을 방지하는 물질은 SiN, SiCN 또는 이들의 조합 중 어느 하나일 수 있다.
일 예로, 상기 채널층은 실리콘-게르마늄 화합물로 이루어질 수 있다.
일 예로, 상기 채널층은 게르마늄의 함량이 다른 복수의 영역들을 포함할 수 있다.
일 예로, 상기 채널층은 중심부 및 상기 중심부보다 게르마늄의 함량이 높은 표면부를 포함할 수 있다.
일 예로, 상기 버퍼층은 상기 채널층보다 게르마늄의 함량이 낮은 실리콘-게르마늄 화합물로 이루어질 수 있다.
일 예로, 상기 채널층의 양 측에 배치되고, 상기 측벽 스페이서들의 아래로 돌출된 부분을 포함하는 소스/드레인들을 더 포함하고, 상기 캡핑층은 상기 측벽 스페이서의 하면과 상기 소스/드레인들의 돌출된 부분 사이에 배치될 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는, 제1 영역 및 제2 영역을 포함하는 기판, 상기 제1 영역에 배치되고, 제1 채널층을 포함하는 제1 활성 핀들, 상기 제2 영역에 배치되고, 상기 제1 채널층보다 작은 격자상수를 가지는 제2 채널층을 포함하는 제2 활성 핀들, 상기 제1 채널층을 둘러싸며 상기 제1 활성 핀들과 교차하는 제1 게이트 구조물, 상기 제2 채널층을 둘러싸며 상기 제2 활성 핀들과 교차하는 제2 게이트 구조물, 상기 제1 및 제2 게이트 구조물의 양 측벽에 각각 배치된 제1 및 제2 측벽 스페이서들, 및 상기 제1 측벽 스페이서들의 하면에 접하여 배치되며, 상기 제1 측벽 스페이서들의 하면의 폭과 실질적으로 동일한 폭을 가지는 캡핑층을 포함할 수 있다.
일 예로, 상기 캡핑층은 상기 제1 채널층과 상기 제1 측벽 스페이서의 사이 배치될 수 있다.
일 예로, 상기 제1 채널층은 실리콘-게르마늄 화합물로 이루어지고, 상기 제2 채널층은 실리콘으로 이루어질 수 있다.
일 예로, 상기 제1 채널층 아래에 형성된 제1 버퍼층 및 상기 제2 채널층 아래에 형성된 제2 버퍼층을 더 포함할 수 있다.
일 예로, 상기 제1 채널층은 상기 제1 버퍼층보다 큰 격자 상수를 가지는 물질로 이루어지고, 상기 제2 채널층은 상기 제2 버퍼층보다 작은 격자 상수를 가질 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 제1 영역 및 제2 영역을 포함하는 기판을 마련하는 단계, 상기 제1 영역에 배치되고, 제1 채널층을 포함하는 제1 활성 핀들을 형성하는 단계, 상기 제2 영역에 배치되고, 상기 제1 채널층보다 작은 격자상수를 가지는 제2 채널층을 포함하는 제2 활성 핀들을 형성하는 단계, 상기 제1 채널층을 둘러싸는 캡핑층을 형성하는 단계, 상기 기판을 산화 분위기에서 열처리하여 상기 제2 채널층 상에 희생 산화층을 형성하는 단계, 상기 캡핑층 상에 배치되고 제1 활성 핀들과 교차하는 제1 희생 게이트 및 상기 희생 산화층 상에 배치되고 상기 제2 활성 핀들과 교차하는 제2 희생 게이트를 형성하는 단계, 상기 제1 희생 게이트의 양 측벽에 배치되는 제1 측벽 스페이서 및 상기 제2 희생 게이트의 양 측벽에 배치되는 제2 측벽 스페이서들을 형성하는 단계, 상기 제1 측벽 스페이서들의 측면을 따라 상기 캡핑층의 일부 및 상기 제1 채널층의 일부를 식각하여 형성한 제1 핀 리세스 상에 제1 소스/드레인들을 형성하는 단계, 상기 제1 희생 게이트 및 상기 캡핑층의 일부를 제거하여 형성한 제1 게이트 리세스 내에 제1 게이트 구조물을 형성하는 단계를 포함할 수 있다.
일 예로, 상기 캡핑층은 상기 제1 측벽 스페이서들의 하면에 접하여 배치되며, 상기 제1 측벽 스페이서들의 하면의 폭과 실질적으로 동일한 폭을 가지도록 형성될 수 있다.
일 예로, 상기 캡핑층은 상기 제1 채널층과 상기 제1 측벽 스페이서의 사이 형성될 수 있다.
일 예로, 상기 제1 채널층은 실리콘-게르마늄 화합물로 이루어지고, 상기 제2 채널층은 실리콘으로 이루어질 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 상기 제2 측벽 스페이서를 식각 마스크로 이용하여 상기 제2 채널층의 일부를 제거한 후, 제2 소스/드레인들을 형성하는 단계, 및 상기 제2 희생 게이트 및 상기 희생 산화층의 일부를 제거한 후, 제1 게이트 구조물을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 게르마늄을 포함하는 채널층의 산화를 방지하는 캡핑층을 형성함으로써 이동도 특성이 향상된 반도체 소자를 제공하는 것이다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자의 사시도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자의 단면도들로서, 도 1의 절단선 X-X' 및 Y-Y'에 따른 단면도들이다.
도 4는 본 발명의 일 실시예에 따른 반도체 소자의 단면도들이다.
도 5는 본 발명의 일 실시예에 따른 반도체 소자의 평면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 소자의 사시도이다.
도 7a는 본 발명의 일 실시예에 따른 반도체 소자의 단면도들로서, 도 6의 절단선 A-A' 및 B-B'에 따른 단면도들이다.
도 7b는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 단면도들로서, 도 6의 절단선 C-C' 및 D-D'에 따른 단면도들이다.
도 8 내지 도 16b는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 17a 및 도 17b는 본 발명의 일 실시예에 따른 반도체 소자의 단면도들이다.
도 18은 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 인버터의 회로도이다.
도 19는 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 낸드게이트 (NAND gate) 셀의 회로도이다.
도 20은 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 에스램(SRAM) 셀의 회로도이다.
도 21은 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 저장 장치를 나타낸 블록도이다.
도 22는 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 전자 기기를 나타낸 블록도이다.
도 23은 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 시스템을 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
본 발명의 실시예는 여러 가지 다른 형태로 변형되거나 여러 가지 실시예가 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시예로 한정되는 것은 아니다. 또한, 본 발명의 실시예는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위해 사용된 것이며, 본 발명을 한정하기 위한 것이 아니다. 단수의 표현은 문맥상 명백하게 다르게 지적하는 것이 아니라면, 복수의 표현을 포함한다. 본 명세서에서 사용되는 경우 "포함하다", "구비하다", 또는 "가지다" 등과 같은 용어는 명세서에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들의 조합이 존재함을 특정하려는 것이며, 하나 이상의 다른 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들의 조합의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 해석되어야 한다. 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다.　 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다.　 따라서, 이하 상술할 제1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 평면도이다. 도 2는 본 발명의 일 실시예에 따른 반도체 소자의 사시도이다. 도 3은 본 발명의 일 실시예에 따른 반도체 소자의 단면도들로서, 도 1의 절단선 X-X' 및 Y-Y'에 따른 단면도들이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(10)는 기판(11), 활성 핀들(F), 활성 핀들(F)과 교차하는 게이트 구조물(50), 및 소스/드레인들(30)을 포함할 수 있다. 반도체 소자(10)는 P형 핀 전계 효과 트랜지스터(Fin Field Effect Transistor, FinFET)일 수 있다.
도 2 및 도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(10)는 기판(11)상에 형성된 하부 버퍼층(13b), 하부 버퍼층(13b) 상에 형성된 활성 핀들(F), 활성 핀들(F) 사이에 형성된 소자 분리층(17), 활성 핀들(F) 상에서 활성 핀들(F)을 교차하도록 형성된 게이트 구조물(50)을 포함할 수 있다. 반도체 소자(10)는 게이트 구조물(50)의 양 측벽에 형성된 측벽 스페이서들(24), 게이트 구조물(50)의 양 측에 형성된 소스/드레인들(30), 그리고 소스/드레인들(30) 및 소자 분리층(17) 상에 형성된 층간 절연층(40)을 더 포함할 수 있다. 반도체 소자(10)는 측벽 스페이서들(24)와 채널층(15) 사이에 형성된 캡핑층(20)을 더 포함할 수 있다. 캡핑층(20)은 게이트 구조물(50)을 따라 채널층(15)과 교차하며 연장될 수 있다. 캡핑층(20)는 제1 측벽 스페이서들(24)와 소자 분리층(17) 사이에도 형성될 수 있다. 캡핑층(20)은 상기 측벽 스페이서들(24)의 하면에 접하여 배치되며, 상기 측벽 스페이서들(24)의 하면의 폭과 실질적으로 동일한 폭을 가질 수 있다.
활성 핀들(F)은 하부 버퍼층(13b)으로부터 돌출되고, 제1 방향(예를 들어, y 방향)으로 연장될 수 있다. 게이트 구조물(50)은 상기 제1 방향과 교차하는 제2 방향(예를 들어, x 방향)으로 연장될 수 있다. 상기 제1 방향과 상기 제2 방향은 실질적으로 수직일 수 있다. 게이트 구조물(50)은 활성 핀들(F)의 상부를, 예를 들어, 채널층(15)을 둘러싸도록 형성될 수 있다.
활성 핀들(F)은 상부 버퍼층(13a) 및 채널층(15)을 포함할 수 있다. 상부 버퍼층(13a)의 아래에 배치된 하부 버퍼층(13b)은 활성 핀들(F)의 하부에 공통적으로 연결될 수 있다.
하부 버퍼층(13b)의 격자 상수는 기판(11)의 격자 상수보다 클 수 있다. 상부 버퍼층(13a)의 격자 상수는 하부 버퍼층(13b)의 격자 상수와 동일할 수 있다. 일 실시예에서, 상부 버퍼층(13a)의 격자 상수는 하부 버퍼층(13b)의 격자 상수보다 클 수 있다. 채널층(15)의 격자 상수는 상부 버퍼층(13a)의 격자 상수보다 클 수 있다. 그 결과, 상부 버퍼층(13a)은 그 위의 채널층(15)에 압축 변형(compressive strain)을 유발할 수 있다. 그 결과, 채널층(15) 내에서 정공(hole)의 이동도(mobility)가 증가될 수 있다.
기판(11)은 반도체 기판일 수 있다. 기판(11)은 실리콘 기판 또는 SOI(silicon on insulator) 기판일 수 있다.
상부 및 하부 버퍼층(13a, 13b)은 실리콘-게르마늄 화합물로 이루어질 수 있다. 일 실시예에서, 상부 버퍼층(13a)와 하부 버퍼층(13b)는 동일한 조성을 가지는 물질로 이루어질 수 있다. 이와 달리, 일 실시예에서, 상부 버퍼층(13a)의 게르마늄 함량이 하부 버퍼층(13b)의 게르마늄 함량이 높을 수 있다. 일 실시예에서, 하부 버퍼층(13b)의 하면에서 상부 버퍼층(13a)의 상면으로 갈수록 게르마늄의 함량이 점진적으로 증가할 수 있다.
채널층(15)은 실리콘-게르마늄 화합물로 이루어질 수 있다. 채널층(15)는 상부 버퍼층(13a)보다 게르마늄의 함량이 높을 수 있다. 일 실시예에서, 채널층(15)는 중심부와 중심부보다 게르마늄의 함량이 높은 표면부를 포함할 수 있다. 일 실시예에서, 채널층(15)은 중심으로부터 표면으로 갈수록 게르마늄의 함량이 점진적으로 증가할 수 있다.
한편, 게르마늄의 함량이 높을수록 실리콘-게르마늄 화합물의 산화 속도가 빨라진다. 따라서, 게르마늄 함량이 더 높은 채널층(15)은 상부 버퍼층(13a)보다 빨리 산화될 수 있다. 산화로 인해 채널층(15)의 손실 및 채널층(15)의 표면의 손상이 발생할 수 있다. 이러한 현상이 심해지면 채널층(15)의 압축 변형(compressive strain)이 풀릴 수 있고, 결과적으로, 정공의 이동도가 감소될 수 있다. 따라서, 본 발명의 일 실시예에서 채널층(15)이 후속 공정에서 산화되지 않도록 산소의 확산을 방지할 수 있는 물질로 이루어진 캡핑층(20)을 채널층(15) 상에 배치함으로써, 채널층(15)의 손상을 감소시키고, 소자 특성의 열화를 방지할 수 있다.
캡핑층(20)은 채널층(15)를 둘러싸도록 배치될 수 있다. 캡핑층(20)은 채널층(15)으로 산소가 확산되는 것을 방지할 수 있는 물질로 이루어질 수 있다. 캡핑층(20)은 SiN, SiCN 또는 이들의 조합 중 어느 하나를 포함할 수 있다. 채널층(15) 상의 캡핑층(20)은 후속의 공정에서 일부 제거되어, 도 2 및 도 3에 도시된 바와 같이, 측벽 스페이서들(24)와 채널층(15) 사이에 잔존할 수 있다. 캡핑층(20)은 측벽 스페이서들(24)와 소자 분리층(17) 사이에도 잔존할 수 있다. 캡핑층(20)은 상기 측벽 스페이서들(24)의 하면에 접하여 배치되며, 상기 측벽 스페이서들(24)의 하면의 폭과 실질적으로 동일한 폭을 가질 수 있다.
활성 핀들(F) 사이에는 소자 분리층(17)이 형성될 수 있다. 소자 분리층(17)은 활성 핀들(F)의 하부를 덮고, 활성 핀들(F)의 채널층(15)을 노출시키도록 형성될 수 있다. 본 실시예에서, 소자 분리층(17)의 상면은 상부 버퍼층(13a)의 상면과 동일한 높이로 형성될 수 있다. 이와 달리, 일 실시예에서, 소자 분리층(17)의 상면은 상부 버퍼층(13a)의 상면과 다른 높이로 형성될 수 있다.
소스/드레인들(30)은 채널층(15)의 양 측에 배치될 수 있다. 소스/드레인들(30)은 측벽 스페이서들(24)의 측면을 따라 채널층(15)이 제거된 리세스에 형성될 수 있다. 상기 리세스의 하면은 상부 버퍼층(13a)의 상면과 동일한 높이로 형성될 수 있다. 이와 달리, 일 실시예에서, 소스/드레인들(30)은 채널층(15) 및 상부 버퍼층(13a)의 일부가 제거된 리세스에 형성될 수 있다. 일 실시예에서, 소스/드레인들(30)은 채널층(15)의 일부가 제거된 리세스에 형성될 수 있다. 소스/드레인들(30)은 그 상부면의 높이가 채널층(15)의 상부면보다 더 높은 융기된 소스/드레인일 수 있다. 소스/드레인들(30)은 실리콘-게르마늄 화합물로 이루어질 수 있고, 채널층(15)의 게르마늄 함량보다 높은 게르마늄을 포함할 수 있다.
활성 핀들(F) 상에, 활성 핀들(F)과 교차하는 게이트 구조물(50)이 배치될 수 있다. 게이트 구조물(50)은 게이트 절연층(51), 하부 게이트 전극(53) 및 상부 게이트 전극(55)을 포함할 수 있다. 게이트 절연층(51)은 실리콘 산화물, 실리콘 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은 예를 들어, HfO2, ZrO2 Al2O3, 또는 Ta2O5을 포함할 수 있다. 하부 게이트 전극(53)은 TiN, TaN, TiAlN 또는 WN와 같은 금속 질화물을 포함할 수 있다. 상부 게이트 전극(55)은 Ti, Ta, Al, Mo 또는 W와 같은 금속 물질일 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 소자의 단면도들이다.
구체적으로, 도 4는 앞서 도 2 및 도 3을 참조하여 설명한 반도체 소자(10)와 소스/드레인(30')의 구조가 다른 반도체 소자의 단면도들이다. 도 5는 도 1의 절단선 X-X' 및 Y-Y'에 따른 단면도들이다. 반복되는 설명은 생략하고 다른 점에 대해서만 설명을 한다.
도 4를 참조하면, 채널층(15)의 양 측에 배치된 소스/드레인들(30')이 측벽 스페이서(24)의 아래로 돌출된 부분을 포함하는 구조를 가질 수 있다. 채널층(15)의 측벽이 기울어진 것으로 도시되어 있으나, 이제 한정되지 않는다. 따라서, 측벽 스페이서(24)의 하면과 소스/드레인들(30')의 돌출된 부분 사이에 캡핑층(20)이 배치될 수 있다. 캡핑층(20)은 상기 측벽 스페이서들(24)의 하면에 접하여 배치되며, 상기 측벽 스페이서들(24)의 하면의 폭과 실질적으로 동일한 폭을 가질 수 있다.
도 5은 본 발명의 일 실시예에 따른 반도체 소자의 평면도이다. 도 6은 본 발명의 일 실시예에 따른 반도체 소자의 사시도이다. 도 7a은 본 발명의 일 실시예에 따른 반도체 소자의 단면도들로서, 도 5의 절단선 A-A' 및 B-B'에 따른 단면도들이다. 도 7b는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 단면도들로서, 도 5의 절단선 C-C' 및 D-D'에 따른 단면도들이다.
도 5을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(100)는 제1 영역(I) 및 제2 영역(II)을 포함하는 기판(101), 제1 영역(I)에 형성된 제1 트랜지스터(100A), 제2 영역(II)에 형성된 제2 트랜지스터(100B)를 포함할 수 있다. 제1 영역(I)은 N형 불순물로 도핑된 N웰 영역이고, 제2 영역(II)은 P형 불순물로 도핑된 P웰 영역일 수 있다. 제1 트랜지스터(100A)는 P형 전계 효과 트랜지스터이고, 제2 트랜지스터(100B)는 N형 전계 효과 트랜지스터일 수 있다. 제1 및 제2 트랜지스터들(100A, 100B)은 핀형 전계 효과 트랜지스터(Fin Field Effect Transistor, FinFET)일 수 있다.
제1 트랜지스터(100A)는 제1 활성 핀들(F1), 제1 활성 핀들(F1)과 교차하는 제1 게이트 구조물(150) 및 제1 게이트 구조물(150)의 양 측에 배치되는 제1 소스/드레인들(130)을 포함할 수 있다. 제2 트랜지스터(100B)는 제2 활성 핀들(F2), 제2 활성 핀들(F2)과 교차하는 제2 게이트 구조물(250) 및 제2 게이트 구조물(250)의 양 측에 배치되는 제2 소스/드레인들(232)을 포함할 수 있다.
도 6, 도 7a 및 도 7b를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(100)의 제1 영역(I)에 형성된 제1 트랜지스터(100A)는 기판(101)상에 형성된 제1 하부 버퍼층(103b), 제1 하부 버퍼층(103b) 상에 형성된 제1 활성 핀들(F1), 제1 활성 핀들(F1) 상에 형성된 제1 게이트 구조물(150)을 포함할 수 있다. 제1 트랜지스터(100A)는 제1 게이트 구조물(150)의 양 측벽에 형성된 제1 측벽 스페이서들(124), 그리고 제1 게이트 구조물(150)의 양 측에 형성된 제1 소스/드레인들(130)을 더 포함할 수 있다. 제1 트랜지스터(100A)는 제1 소스/드레인들(130) 및 제1 소자 분리층(110) 상에 형성된 층간 절연층(140)을 더 포함할 수 있다. 제1 트랜지스터(100A)는 제1 측벽 스페이서들(124)와 제1 채널층(105) 사이에 형성된 캡핑층(115)을 더 포함할 수 있다. 캡핑층(115)는 제1 측벽 스페이서들(124)와 제1 소자 분리층(110) 사이에도 형성될 수 있다.
제1 활성 핀들(F1)은 제1 하부 버퍼층(103b)으로부터 돌출되고, 제1 방향(예를 들어, y 방향)으로 연장될 수 있다. 제1 게이트 구조물(150)은 상기 제1 방향과 교차하는 제2 방향(예를 들어, x 방향)으로 연장될 수 있다. 제1 게이트 구조물(150)은 제1 활성 핀들(F1)의 상부를 둘러싸도록 형성될 수 있다.
제1 활성 핀들(F1)은 제1 상부 버퍼층(103a) 및 제1 채널층(105)을 포함할 수 있다. 제1 상부 버퍼층(103a)의 아래에 배치된 제1 하부 버퍼층(103b)은 제1 활성 핀들(F1)의 하부에 공통적으로 연결될 수 있다.
제1 하부 버퍼층(103b)의 격자 상수는 기판(101)의 격자 상수보다 클 수 있다. 제1 상부 버퍼층(103a)의 격자 상수는 제1 하부 버퍼층(103b)의 격자 상수와 동일할 수 있다. 일 실시예에서, 제1 상부 버퍼층(103a)의 격자 상수는 제1 하부 버퍼층(103b)의 격자 상수보다 클 수 있다. 제1 채널층(105)의 격자 상수는 제1 상부 버퍼층(103a)의 격자 상수보다 클 수 있다. 그 결과, 제1 상부 버퍼층(103a)은 그 위의 제1 채널층(105)에 압축 변형(compressive strain)을 유발할 수 있다. 그 결과, 제1 채널층(105) 내에서 정공(hole)의 이동도(mobility)가 증가될 수 있다.
기판(101)은 반도체 기판일 수 있다, 기판(101)은 실리콘 기판 또는 SOI(silicon on insulator) 기판일 수 있다.
제1 상부 및 하부 버퍼층(103a, 103b)은 실리콘-게르마늄 화합물로 이루어질 수 있다. 일 실시예에서, 제1 상부 버퍼층(103a)와 제1 하부 버퍼층(103b)는 동일한 조성을 가지는 물질로 이루어질 수 있다. 이와 달리, 일 실시예에서, 제1 상부 버퍼층(103a)의 게르마늄 함량이 제1 하부 버퍼층(103b)의 게르마늄 함량이 높을 수 있다. 일 실시예에서, 제1 하부 버퍼층(103b)의 하면에서 제1 상부 버퍼층(103a)의 상면으로 갈수록 게르마늄의 함량이 점진적으로 증가할 수 있다.
제1 채널층(105)은 실리콘-게르마늄 화합물로 이루어질 수 있다. 제1 채널층(105)는 제1 상부 버퍼층(103a)보다 게르마늄의 함량이 높을 수 있다. 제1 채널층(105)는 중심부와 상기 중심부보다 게르마늄의 함량이 높은 표면부를 포함할 수 있다. 일 실시예에서, 제1 채널층(105)은 중심으로부터 표면으로 갈수록 게르마늄의 함량이 점진적으로 증가할 수 있다.
한편, 게르마늄의 함량이 높을수록 실리콘-게르마늄 화합물의 산화 속도가 빨라진다. 따라서, 게르마늄의 함량이 더 높은 제1 채널층(105)은 제1 상부 버퍼층(103a)보다 빨리 산화될 수 있다. 산화로 인해 제1 채널층(105)의 손실 및 제1 채널층(105)의 표면의 손상이 발생할 수 있다. 이러한 현상이 심해지면 제1 채널층(105)에 압축 변형(compressive strain)이 풀릴 수 있고, 결과적으로, 정공의 이동도가 감소될 수 있다. 따라서, 본 발명의 일 실시예에서 제1 채널층(105)이 후속 공정에서 산화되지 않도록 보호할 수 있는 물질로 이루어진 캡핑층(115)을 제1 채널층(105) 상에 배치함으로써, 제1 채널층(105)의 손상을 감소시키고, 소자 특성의 열화를 방지할 수 있다. 캡핑층(115)은 SiN, SiCN 또는 이들의 조합 중 어느 하나를 포함할 수 있다.
제1 채널층(105) 상의 캡핑층(115)은 후속의 공정에서 일부 제거되어, 도 6 및 도 7a에 도시된 바와 같이, 제1 측벽 스페이서들(124)와 제1 채널층(105) 사이에 잔존할 수 있다. 캡핑층(115)는 제1 측벽 스페이서들(124)와 제1 소자 분리층(110) 사이에도 잔존할 수 있다. 캡핑층(115)은 제1 게이트 구조물(150)을 따라 채널층(105)과 교차하며 연장될 수 있다.
제1 활성 핀들(F1) 사이에는 제1 소자 분리층(110)이 형성될 수 있다. 제1 소자 분리층(110)은 제1 활 성 핀들(F1)의 상부를 노출시키도록 형성될 수 있다. 일 실시예에서, 제1 소자 분리층(110)의 상면은 제1 상부 버퍼층(103a)의 상면과 동일한 높이로 형성될 수 있다. 이와 달리, 일 실시예에서, 제1 소자 분리층(110)의 상면은 제1 상부 버퍼층(103a)의 상면과 다른 높이로 형성될 수 있다.
제1 소스/드레인들(130)은 제1 채널층(105)의 양 측에 배치될 수 있다. 제1 소스/드레인들(130)은 제1 측벽 스페이서들(124)의 측면을 따라 제1 채널층(105)이 제거된 제1 핀 리세스에 형성될 수 있다. 상기 제1 핀 리세스의 하면은 제1 상부 버퍼층(103a)의 상면과 동일한 높이로 형성될 수 있다. 이와 달리, 일 실시예에서, 제1 소스/드레인들(130)은 제1 채널층(105) 및 제1 상부 버퍼층(103a)의 일부 제거된 제1 핀 리세스 상에 형성될 수 있다. 일 실시예에서, 제1 소스/드레인들(130)은 제1 채널층(105)의 일부가 제거된 제1 핀 리세스 상에 형성될 수 있다. 제1 소스/드레인들(130)은 그 상부면의 높이가 제1 채널층(105)의 상부면보다 더 높은 융기된 소스/드레인일 수 있다. 제1 소스/드레인들(130)은 실리콘-게르마늄 화합물로 이루어질 수 있고, 채널층(105)의 게르마늄 함량보다 높은 게르마늄을 포함할 수 있다. 제1 소스/드레인들(130)은 p형 불순물로 도핑될 수 있다.
제1 활성 핀들(F1) 상에, 제1 활성 핀들(F1)과 교차하는 제1 게이트 구조물(150)이 배치될 수 있다. 제1 게이트 구조물(150)은 제1 게이트 절연층(151), 제1 하부 게이트 전극(153) 및 제1 상부 게이트 전극(155)을 포함할 수 있다. 제1 게이트 절연층(151)은 실리콘 산화물, 실리콘 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은 예를 들어, HfO2, ZrO2 Al2O3, 또는 Ta2O5을 포함할 수 있다. 제1 하부 게이트 전극(153)은 TiN, TaN, TiAlN 또는 WN와 같은 금속 질화물을 포함할 수 있다. 제1 상부 게이트 전극(155)은 Ti, Ta, Al, Mo 또는 W와 같은 금속 물질일 수 있다.
다시 도 6, 도 7a 및 도 7b를 참조하면, 제2 영역(II)에 형성된 제2 트랜지스터(100B)는 기판(101)상에 형성된 제2 하부 버퍼층(203b), 제2 하부 버퍼층(203b) 상에 형성된 제2 활성 핀들(F2), 제2 활성 핀들(F2) 상에 형성된 제2 게이트 구조물(250)을 포함할 수 있다. 제2 트랜지스터(100B)는 제2 게이트 구조물(250)의 양 측벽에 형성된 제2 측벽 스페이서들(224), 그리고 제2 게이트 구조물(250)의 양 측에 형성된 제2 소스/드레인들(232)을 더 포함할 수 있다. 제1 트랜지스터(100B)는 제2 소스/드레인들(132) 및 제2 소자 분리층(210) 상에 형성된 층간 절연층(240)을 더 포함할 수 있다.
제2 활성 핀들(F2)은 제2 하부 버퍼층(203b)으로부터 돌출되고, 제1 방향(예를 들어, y 방향)으로 연장될 수 있다. 제2 게이트 구조물(250)은 상기 제1 방향과 실질적으로 수직 교차하는 제2 방향(예를 들어, x 방향)으로 연장될 수 있다. 제2 게이트 구조물(250)은 제2 활성 핀들(F2)의 상부를 둘러싸도록 배치될 수 있다.
제2 활성 핀들(F2)은 제2 상부 버퍼층(203a) 및 제2 채널층(205)을 포함할 수 있다. 제2 상부 버퍼층(203a)의 아래에 배치된 제2 하부 버퍼층(203b)은 제2 활성 핀들(F2)의 하부에 공통적으로 연결될 수 있다.
제2 하부 버퍼층(203b)의 격자 상수는 기판(101)의 격자 상수보다 클 수 있다. 제2 상부 버퍼층(203a)의 격자 상수는 제2 하부 버퍼층(203b)의 격자 상수와 동일할 수 있다. 일 실시예에서, 제2 상부 버퍼층(203a)의 격자 상수는 제2 하부 버퍼층(203b)의 격자 상수보다 작을 수 있다. 제2 채널층(105)의 격자 상수는 제2 상부 버퍼층(203a)의 격자 상수보다 작을 수 있다. 그 결과, 제2 상부 버퍼층(203a)은 그 위의 제2 채널층(105)에 인장 변형(tensile strain)을 유발할 수 있다. 그 결과, 제2 채널층(105) 내에서 전자(electron)의 이동도(mobility)가 증가될 수 있다.
기판(101)은 반도체 기판일 수 있다, 기판(101)은 실리콘 기판 또는 SOI(silicon on insulator) 기판일 수 있다.
제2 상부 및 하부 버퍼층(203a, 203b)은 실리콘-게르마늄 화합물로 이루어질 수 있다. 제2 상부 버퍼층(203a)와 제2 하부 버퍼층(203b)는 동일한 조성을 가지는 물질로 이루어질 수 있다. 이와 달리, 일 실시예에서, 제2 상부 버퍼층(203a)의 게르마늄 함량이 제2 하부 버퍼층(203b)의 게르마늄 함량이 낮을 수 있다. 일 실시예에서, 제2 하부 버퍼층(203b)의 하면에서 제2 상부 버퍼층(203a)의 상면으로 갈수록 게르마늄의 함량이 감소할 수 있다. 제2 상부 및 하부 버퍼층(203a, 203b)는 제1 상부 및 하부 버퍼층(103a, 103b)와 동일한 조성을 가지는 실리콘-게르마늄 화합물로 이루어질 수 있다.
제2 채널층(208)은 제2 상부 버퍼층(203a)보다 게르마늄의 함량이 더 낮은 실리콘-게르마늄 화합물이거나 실리콘으로 이루어질 수 있다.
제2 활성 핀들(F2) 사이에는 제2 소자 분리층(210)이 형성될 수 있다. 제2 소자 분리층(210)은 제2 활 성 핀들(F2)의 상부를 노출시키도록 형성될 수 있다. 일 실시예에서, 제2 소자 분리층(210)의 상면은 제2 상부 버퍼층(203a)의 상면과 동일한 높이로 형성될 수 있다. 이와 달리, 일 실시예에서, 제2 소자 분리층(210)의 상면은 제2 상부 버퍼층(203a)의 상면과 다른 높이로 형성될 수 있다.
제2 소스/드레인들(232)은 제2 채널층(208)의 양 측에 배치될 수 있다. 제2 소스/드레인들(232)은 제2 측벽 스페이서들(224)의 측면을 따라 제2 채널층(205)이 제거된 제2 핀 리세스 상에 형성될 수 있다. 상기 리세스의 하면은 제2 상부 버퍼층(203a)의 상면과 동일한 높이로 형성될 수 있다. 이와 달리, 일 실시예에서, 제2 소스/드레인들(232)은 제2 채널층(208) 및 제1 상부 버퍼층(203b)의 일부가 제거된 제2 핀 리세스 상에 형성될 수 있다. 일 실시예에서, 제2 소스/드레인들(232)은 제2 채널층(205)의 일부가 제거된 제2 핀 리세스 상에 형성될 수 있다. 제2 소스/드레인들(232)은 그 상부면의 높이가 제2 채널층(208)의 상부면보다 더 높은 융기된 소스/드레인일 수 있다. 제2 소스/드레인들(232)은 실리콘으로 이루어질 수 있다. 제2 소스/드레인들(232)은 n형 불순물로 도핑될 수 있다.
제2 활성 핀들(F2) 상에, 제2 활성 핀들(F2)과 교차하는 제2 게이트 구조물(250)이 배치될 수 있다. 제2 게이트 구조물(250)은 제2 게이트 절연층(251), 제2 하부 게이트 전극(253) 및 제2 상부 게이트 전극(255)을 포함할 수 있다. 제2 게이트 절연층(251)은 실리콘 산화물, 실리콘 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은 예를 들어, HfO2, ZrO2 Al2O3, 또는 Ta2O5을 포함할 수 있다. 제2 하부 게이트 전극(253)은 TiN, TaN, TiAlN, 또는 WN와 같은 금속 질화물을 포함할 수 있다. 제2 상부 게이트 전극(255)은 Ti, Ta, Al, Mo 또는 W와 같은 금속 물질일 수 있다.
도 8 내지 도 16b는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 8를 참조하면, 제1 영역 및 제2 영역을 포함하는 기판(101) 상에 제1 버퍼층(103) 및 제2 버퍼층(203)을 형성할 수 있다. 다음으로, 제1 버퍼층(103) 상에 제1 채널층(105)를 형성하고, 제2 버퍼층(203) 상에 제2 채널층(208)을 형성할 수 있다.
기판(101)은 예를 들어, 실리콘 기판 또는 SOI 기판일 수 있다. 제1 영역에 형성된 제1 버퍼층(103) 및 제2 영역에 형성된 제2 버퍼층(203)은 기판(101)보다 큰 격자상수를 가지는 물질로 형성될 수 있다. 제1 버퍼층(103) 및 제2 버퍼층(203)은 예를 들어, 실리콘-게르마늄 화합물일 수 있다. 제1 버퍼층(103)과 제2 버퍼층(203)은 서로 동일한 조성의 실리콘-게르마늄 화합물로 형성될 수 있다. 제1 버퍼층(103)은 n형 불순물로 도핑될 수 있고, 제2 버퍼층(203)은 p형 불순물로 도핑될 수 있다.
제1 및 제2 버퍼층(103, 203)은 에피택셜 성장 공정을 수행하여 형성될 수 있다. 상기 에피택셜 성장 공정은 예를 들어, 화학 기상 증착(CVD) 공정 또는 분자 빔 에피택시(MBE) 공정 등일 수 있다.
다음으로, 제1 버퍼층(103) 상에 제1 채널층(105)를 형성하고, 제2 버퍼층(203) 상에 제2 채널층(208)을 형성할 수 있다. 제1 채널층(105)은 제1 버퍼층(103)보다 큰 격자상수를 가지는 물질로 형성되고, 제2 채널층(208)은 제2 버퍼층(203)보다 작은 격자상수를 가지는 물질로 형성될 수 있다. 예를 들어, 제1 채널층(105)은 제1 버퍼층(103)보다 게르마늄의 함량이 더 많은 실리콘-게르마늄 화합물일 수 있고, 제2 채널층(208)은 제2 버퍼층(203)보다 게르마늄의 함량이 더 적은 실리콘-게르마늄 화합물 또는 실리콘일 수 있다. 제1 채널층(105)은 n형 불순물로 도핑될 수 있고, 제2 채널층(208)은 p형 불순물로 도핑될 수 있다.
제1 및 제2 채널층(105, 208)은 에피택셜 성장 공정을 수행하여 형성될 수 있다. 상기 에피택셜 성장 공정은 예를 들어, 화학 기상 증착(CVD) 공정 또는 분자 빔 에피택시(MBE) 공정 등일 수 있다. 제1 채널층(105)와 제2 채널층(208)은 서로 별개의 에피택셜 성장 공정에 의해 형성될 수 있다.
도 9a 및 도 9b를 참조하면, 제1 영역 및 제2 영역을 포함하는 기판(101) 상에 제1 활성 핀들(F1) 및 제2 활성 핀들(F2)을 형성할 수 있다.
먼저, 제1 영역에서 마스크 패턴을 이용하여 제1 채널층(105) 및 제1 버퍼층(103)의 일부를 이방성 식각하여 제1 활성 핀들(F1)을 형성할 수 있다. 제2 영역에서 마스크 패턴을 이용하여 제2 채널층(208) 및 제1 버퍼층(203)의 일부를 이방성 식각하여 제2 활성 핀들(F2)을 형성할 수 있다. 이러한 이방성 식각 공정 후에 제1 버퍼층(103)은 제1 상부 버퍼층(103a)과 제1 하부 버퍼층(103b)으로 나누어질 수 있고, 제2 버퍼층(203)은 제2 상부 버퍼층(203a)과 제2 하부 버퍼층(203b)으로 나누어질 수 있다. 제1 상부 버퍼층(103a)는 제1 채널층(105)와 함께 제1 활성 핀들(F1)을 이룰 수 있다. 제2 상부 버퍼층(203a)는 제2 채널층(208)와 함께 제2 활성 핀들(F2)을 이룰 수 있다. 일 실시예에서, 버퍼층(103, 203)이 모두 이방성 식각되어 하부 버퍼층(103b, 203b)이 잔존하지 않을 수 있다. 제1 및 제2 활성 핀들(F1, F2)은 균일한 폭을 가지는 형상으로 도시되었으나, 일 실시예에서 상부로 갈수록 폭이 좁아지는 형상을 가질 수 있다.
다음으로, 제1 및 제2 활성 핀들(F1, F2) 사이의 트렌치(trench)를 절연성 물질로 매립한 후 평탄화하는 공정이 수행될 수 있다. 트렌치를 매립한 상기 절연성 물질을 일부 제거하는 공정을 수행함으로써 제1 및 제2 활성 핀(F1, F2)의 상부를 노출시키는 제1 및 제2 소자 분리층(110, 210)을 형성할 수 있다. 제1 및 제2 소자 분리층(110, 210)의 상면의 높이는 제1 및 제2 채널층(105, 208)을 전부 노출시키도록 도시되어 있으나, 이에 한정되지 않는다. 상기 절연성 물질 제거 공정은 상기 마스크 패턴의 제거 공정을 포함할 수 있다.
도 10a 및 도 10b를 참조하면, 제1 영역 및 제2 영역에 제1 채널층(105) 및 제2 채널층(208)을 컨포멀(conformal)하게 덮는 캡핑층(115)을 형성할 수 있다. 다음으로, 제1 영역 상에 캡핑층(115)을 덮는 보호 패턴(117)을 형성할 수 있다.
캡핑층(115)은 산소의 확산을 방지하는 물질일 수 있다. 예를 들어, 캡핑층(115)은 SiN, SiCN 및 이들의 조합 중 어느 하나일 수 있다. 보호 패턴(117)은 캡핑층(115)과 식각 선택성을 가지는 물질로 이루어질 수 있다. 예를 들어, 보호 패턴(117)은 실리콘 산화물일 수 있다.
캠핑층(115)은 예를 들어, 원자층 증착(ALD) 공정에 의해 형성될 수 있다.
도 11a 및 도 11b를 참조하면, 제2 영역의 제2 채널층(208) 상에 희생 산화층(218)을 형성할 수 있다.
먼저, 제2 영역의 제2 채널층(208) 상에 형성되어 있던 캡핑층(115)을 제거하는 공정을 수행할 수 있다. 이어서, 제2 채널층(208) 상에 희생 산화층(218)을 형성하기 위해 기판(101)을 산화 분위기에서 열처리하는 공정을 수행할 수 있다. 상기 열처리 공정에 의해 제2 채널층(208)의 표면이 산화되어 희생 산화층(218)이 형성될 수 있다. 예를 들어, 제2 채널층(208)이 실리콘으로 이루어진 경우, 희생 산화층(218)은 실리콘 산화물일 수 있다. 상기 열처리 공정은 라디칼 산화 공정 또는 열 산화 공정일 수 있다. 상기 열처리 공정 동안, 제1 영역의 제1 채널층(105)는 캡핑층(115)으로 덮여 있으므로 산화되지 않을 수 있다. 다만, 캡핑층(115)의 표면이 일부 산화될 수 있다. 예를 들어, 캡핑층(115)이 SiN으로 이루어진 경우, 캡핑층(115)의 표면에 SiON층이 형성될 수 있다.
도 12a 및 도 12b를 참조하면, 제1 영역 및 제2 영역에 제1 희생 게이트(120) 및 제2 희생 게이트(220)을 형성할 수 있다.
먼저, 제1 영역의 캡핑층(115) 상에, 그리고 제2 영역의 희생 산화층(218) 상에 희생 게이트 물질을 증착할 수 있다. 다음으로, 제1 영역 및 제2 영역의 상기 희생 게이트 물질 상에 각각 제1 및 제2 게이트 마스크 패턴(122, 222)을 형성할 수 있다. 다음으로, 제1 및 제2 게이트 마스크 패턴(122, 222)을 이용하여 상기 희생 게이트 물질을 이방성 식각하여 제1 및 제2 희생 게이트(120, 220)를 형성할 수 있다. 다음으로, 식각 부산물들을 제거하는 세정 공정을 수행하여 제2 영역에서 희생 산화층(218)의 일부를 제거할 수 있다. 구체적으로, 제2 희생 게이트(220)의 아래에 위치한 희생 산화층(218)을 제외한 나머지 영역의 희생 산화층(218)이 제거될 수 있다.
제1 및 제2 희생 게이트(120, 220)은 제1 및 제2 게이트 구조물(150, 250)(도 8a 참조)에 대응되는 영역에 형성되며, 후속 공정 중에 제거될 수 있다. 제1 및 제2 희생 게이트(120, 220)은 폴리 실리콘을 포함할 수 있다.
도 13a 및 도 13b를 참조하면, 제1 영역 및 제2 영역에 각각 제1 및 제2 측벽 스페이서들(124, 224)을 형성할 수 있다.
먼저, 제1 희생 게이트(120) 및 제2 희생 게이트(220)을 덮는 균일한 두께의 스페이서 절연막을 형성한 후, 이방성 식각 공정을 수행하여 제1 희생 게이트(120)의 양 측벽에 제1 측벽 스페이서들(124)을 형성하고, 제2 희생 게이트(220)의 양 측벽에 제2 측벽 스페이서들(224)을 형성할 수 있다. 제1 측벽 스페이서들(124)은 캡핑층(115) 상에 형성되고, 제2 측벽 스페이서들(224)은 제2 채널층(208) 상에 형성될 수 있다. 제1 및 제2 측벽 스페이서(124, 224)는 실리콘 산화물, 실리콘 산질화물(SiON) 또는 이들의 조합으로 이루어질 수 있다.
도 14a 및 도 14b를 참조하면, 제1 영역 및 제2 영역에 제1 및 제2 소스/드레인들(130, 232)를 형성하고, 제1 및 제2 층간 절연층(140, 240)을 형성할 수 있다.
제1 게이트 마스크 패턴(122) 및 제1 측벽 스페이서(124)를 식각 마스크로 이용하여 제1 측벽 스페이서(124)의 측면을 따라 캡핑층(115)의 일부 및 제1 채널층(105)의 일부를 식각함으로써, 제1 채널층(105)의 양측에 제1 핀 리세스를 형성할 수 있다. 상기 제1 핀 리세스 내에 선택적 에피택셜 성장(SEG) 공정을 이용하여 에피택셜층을 성장시킴으로써 제1 소스/드레인들(130)을 형성할 수 있다. 제1 소스/드레인들(130)은 그 상부면의 높이가 제1 채널층(105)의 상부면보다 더 높이 형성된 융기된(elevated) 소스/드레인일 수 있다. 제1 소스/드레인들(130)은 예를 들어, 실리콘-게르마늄 화합물로 이루어질 수 있고, p형 불순물로 도핑될 수 있다. 상기 p형 불순물은 선택적 에피택셜 성장 공정 중에 인시츄(in-situ)로 도핑될 수 있다. 본 실시예에서 상기 제1 핀 리세스는 제1 상부 버퍼층(103a)의 상면과 동일한 위치까지 형성된 것으로 도시되어 있으나, 이에 한정되지 않는다.
마찬가지로, 제2 게이트 마스크 패턴(222) 및 제2 측벽 스페이서(224)를 식각 마스크로 이용하여 제2 측벽 스페이서(224)의 측면을 따라 제2 채널층(208)의 일부를 식각함으로써, 제2 채널층(208)의 양측에 제2 핀 리세스를 형성할 수 있다. 상기 제2 핀 리세스 내에 선택적 에피택셜 성장(SEG) 공정을 이용하여 에피택셜층을 성장시킴으로써 제2 소스/드레인들(232)을 형성할 수 있다. 제2 소스/드레인들(232)은 그 상부면의 높이가 제2 채널층(208)의 상부면보다 더 높이 형성된 융기된(elevated) 소스/드레인일 수 있다. 제2 소스/드레인들(232)는 예를 들어, 실리콘으로 이루어질 수 있고, n형 불순물로 도핑될 수 있다. 상기 n형 불순물은 선택적 에피택셜 성장 공정 중에 인시츄(in-situ)로 도핑될 수 있다. 본 실시예에서 상기 제2 핀 리세스는 제2 상부 버퍼층(203a)의 상면과 동일한 위치까지 형성된 것으로 도시되어 있으나, 이에 한정되지 않는다.
다음으로, 기판(101) 상에 제1 및 제2 측벽 스페이서(124, 224) 그리고 제1 및 제2 소스/드레인들(130, 232)를 덮는 절연 물질을 형성한 후, 제1 및 제2 게이트 마스크 패턴(122, 222)의 상부면이 노출되도록 평탄화 공정을 수행함으로써, 제1 및 제2 층간 절연층(140, 240)을 형성할 수 있다.
도 15a 및 도 15b를 참조하면, 제1 및 제2 희생 게이트(120, 220)들을 제거하여 제1 및 제2 게이트 리세스들(RS1, RS2)을 형성할 수 있다.
구체적으로, 제1 영역에서 제1 게이트 마스크 패턴(122) 및 제1 희생 게이트(120)를 선택적으로 제거하고, 이어서, 제1 희생 게이트(120) 아래에 위치하는 캡핑층(115)의 일부를 제거함으로써, 하부의 제1 채널층(105) 및 소자 분리층(110)의 일부 영역을 노출시키는 제1 게이트 리세스(RS1)을 형성할 수 있다. 이 때, 캡핑층(115)은 상기 제1 측벽 스페이서들(124)의 하면에 접하여 배치되며, 상기 제1 측벽 스페이서들(124)의 하면의 폭과 실질적으로 동일한 폭을 가지도록 형성될 수 있다.
제2 영역에서 제2 게이트 마스크 패턴(222) 및 제2 희생 게이트(220)를 선택적으로 제거하고, 이어서, 제2 희생 게이트(220) 아래에 위치하는 희생 산화층(218)을 제거함으로써, 하부의 제2 채널층(208) 및 소자 분리층(210)의 일부 영역을 노출시키는 제2 게이트 리세스(RS2)을 형성할 수 있다.
제1 및 제2 게이트 마스크 패턴(122, 222), 제1 및 제2 희생 게이트(120, 220), 캡핑층(115), 희생 산화층(218)의 제거 공정은, 건식 식각 공정 및 습식 식각 공정 중 적어도 하나를 이용할 수 있다.
도 16a 및 도 16b를 참조하면, 제1 및 제2 리세스(RS1, RS2) 내에 제1 게이트 구조물(150) 및 제2 게이트 구조물(250)을 형성할 수 있다.
제1 게이트 절연층(151)은 제1 리세스(R1)의 측벽 및 하면을 따라 실질적으로 컨포멀하게 형성될 수 있다. 제1 게이트 절연층(151) 상에 제1 하부 게이트 전극(153) 및 제1 상부 게이트 전극(155)이 순차적으로 형성될 수 있다.
제2 게이트 절연층(251)은 제2 리세스(R2)의 측벽 및 하면을 따라 실질적으로 컨포멀하게 형성될 수 있다. 제2 게이트 절연층(251) 상에 제2 하부 게이트 전극(253) 및 제2 상부 게이트 전극(255)이 순차적으로 형성될 수 있다.
제1 및 제2 게이트 절연층(151, 251)은 실리콘 산화물, 실리콘 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 제1 및 제2 하부 게이트 전극(153, 253)은 금속 질화물을 포함할 수 있고, 제1 및 제2 상부 게이트 전극(155, 255)은 금속 물질을 포함할 수 있다.
다음으로, 제1 및 제2 층간 절연층(140, 240)의 상부면이 노출되도록 평탄화 공정을 수행함으로써, 도 6에 도시된 반도체 소자를 제조할 수 있다.
도 17a 및 도 17b는 본 발명의 일 실시예에 따른 반도체 소자의 단면도들이다.
구체적으로, 도 17a 및 도 17b는 앞서 도 6, 도 7a 및 도 7b를 참조하여 설명한 반도체 소자(100)와 소스/드레인(130', 232')의 구조가 다른 반도체 소자의 단면도들이다. 반복되는 설명은 생략하고 다른 점에 대해서만 설명을 한다.
도 17a 및 도 17b를 참조하면, 제1 채널층(115)의 양 측에 배치된 제1 소스/드레인들(130')이 제1 측벽 스페이서(124)의 아래로 돌출된 부분을 포함하는 구조를 가질 수 있다. 제1 채널층(115)의 측벽이 기울어진 것으로 도시되어 있으나, 이제 한정되지 않는다. 따라서, 제1 측벽 스페이서(124)의 하면과 제1 소스/드레인들(130')의 돌출된 부분 사이에 캡핑층(20)이 배치될 수 있다. 또한, 제2 채널층(208)의 양 측에 배치된 제2 소스/드레인들(232')이 제2 측벽 스페이서(224)의 아래로 돌출된 부분을 포함하는 구조를 가질 수 있다.
도 18은 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 인버터의 회로도이다. 구체적으로, 도 18에 도시된 반도체 소자는 CMOS(Complementary Metal-Oxide-Semiconductor) 인버터이다.
도 18을 참조하면, CMOS 인버터는 PMOS(P-type Metal-Oxide-Semiconductor) 전계 효과 트랜지스터(TP1)와 NMOS(N-type Metal-Oxide-Semiconductor) 전계 효과 트랜지스터(TN1)로 구성될 수 있다. PMOS 및 NMOS 전계 효과 트랜지스터들은 전원 전압 라인(Vdd)과 접지 전압 라인(Vss) 사이에 직렬로 연결되며, PMOS 및 NMOS 전계 효과 트랜지스터의 게이트들에는 입력 신호가 공통으로 입력될 수 있다. 그리고, PMOS 및 NMOS 전계 효과 트랜지스터의 드레인들에서 출력 신호가 공통으로 출력될 수 있다. 이러한 CMOS 인버터는 입력 신호(IN)를 인버팅하여 출력 신호(OUT)로 출력할 수 있다. 다시 말해, 인버터의 입력 신호로 '하이(high)' 논리값이 입력될 때, 출력 신호로서 '로우(low)' 논리값이 출력되며, 인버터의 입력 신호로 '로우(low)' 논리값이 입력될 때, 출력 신호로서 '하이(high)' 논리값이 출력될 수 있다. 상기 트랜지스터들은 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 소자로 이루어질 수 있다.
도 19는 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 낸드게이트 (NAND gate) 셀의 회로도이다.
도 19를 참조하면, 낸드(NAND) 게이트 셀은 두 개의 입력 신호(M, N)를 받아서 낸드(NAND) 연산을 수행한 신호를 출력하도록 구성될 수 있다.
입력신호(M)가 '로우' 논리 값을 가질 때, 출력단자(Q)로 '하이' 논리값을 전달하는 PMOS 트랜지스터(TP1)와, 상기 입력신호(M) 및 (N)가 모두 '하이' 논리값을 가질 때, 각각 턴온(turn-on)되어 상기 출력단자(Q)로 '로우' 논리값을 전달하는 NMOS 트랜지스터(TN1) 및 (TN2)와, 상기 입력신호(N)가 '로우' 논리값을 가질 때 상기 출력 단자(Q)로 '하이' 논리값을 전달하는 PMOS 트랜지스터(TP2)로 구성될 수 있다.
상기 구성에 의한 낸드(NAND) 게이트의 동작은, 입력신호(M와 N)가 모두 '하이' 논리값이면, 상기 PMOS 트랜지스터(TP1 및 TP2)는 턴오프(turn-off)되고, 상기 NMOS 트랜지스터(TN1 및 TN2)는 턴온(turn-on)되어 상기 출력단자(Q)에는 '로우' 논리값이 출력된다.
그리고, 상기 입력신호(M와 N)가 모두 '로우' 논리값이면, 상기 PMOS 트랜지스터(TP1 및 TP2)는 턴온(turn-on)되고, 상기 NMOS 트랜지스터(TN1 및 TN2)는 턴오프(turn-off)되어 상기 출력단자(Q)에는 '하이' 논리값이 출력된다.
상기 트랜지스터들은 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 소자로 이루어질 수 있다.
도 20은 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 에스램(SRAM) 셀의 회로도이다.
도 20을 참조하면, SRAM 셀은 제1 및 제2 풀다운 트랜지스터(TN1, TN2), 제1 및 제2 풀업 트랜지스터(TP1, TP2) 및 제1 및 제2 패스 트랜지스터(TN3, TN4)로 구성될 수 있다. 이때, 제1 및 제2 풀다운 트랜지스터(TN1, TN2)의 소스는 접지 전압 라인(Vss)에 연결되며, 제1 및 제2 풀업 트랜지스터(TP1, TP2)의 소스는 전원 전압 라인(Vdd)에 연결될 수 있다.
그리고, NMOS 전계 효과 트랜지스터로 이루어진 제1 풀다운 트랜지스터(TN1)와 PMOS 전계 효과 트랜지스터로 이루어진 제1 풀업 트랜지스터(TP1)가 직렬로 연결되어 제1 인버터를 구성하며, NMOS 전계 효과 트랜지스터로 이루어진 제2 풀다운 트랜지스터(TN2)와 PMOS 전계 효과 트랜지스터로 이루어진 제2 풀업 트랜지스터(TP2)가 직렬로 연결되어 제2 인버터를 구성할 수 있다. 제1 인버터의 출력단은 제1 패스 트랜지스터(TN3)의 소스에 연결되고, 제2 인버터의 출력단은 제2 패스 트랜지스터(TN4)의 소스에 연결될 수 있다. 또한, 제1 및 제2 인버터는 하나의 래치(latch) 회로를 구성하기 위해 입력단과 출력단이 서로 교차되어 연결될 수 있다. 그리고, 제1 및 제2 패스 트랜지스터(TN3, TN4)의 드레인은 각각 제1 및 제2 비트라인(BL, /BL)에 연결될 수 있다. 제1 및 제2 패스 트랜지스터(TN3, TN4)의 게이트는 워드 라인(WL)과 연결될 수 있다. 상기 트랜지스터들은 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 소자로 이루어질 수 있다.
도 21은 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 저장 장치를 나타낸 블록도이다.
도 21을 참조하면, 본 실시예에 따른 저장 장치(1000)는 호스트(HOST)와 통신하는 컨트롤러(1010) 및 데이터를 저장하는 메모리(1020-1, 1020-2, 1020-3)를 포함할 수 있다.
컨트롤러(1010)와 통신하는 호스트(HOST)는 저장 장치(1000)가 장착되는 다양한 전자 기기일 수 있으며, 예를 들어 스마트폰, 디지털 카메라, 데스크 톱, 랩톱, 미디어 플레이어 등일 수 있다. 컨트롤러(1010)는 호스트(HOST)에서 전달되는 데이터 쓰기 또는 읽기 요청을 수신하여 메모리(1020-1, 1020-2, 1020-3)에 데이터를 저장하거나, 메모리(1020-1, 1020-2, 1020-3)로부터 데이터를 인출하기 위한 명령(CMD)을 생성할 수 있다. 컨트롤러(1010) 또는 메모리(1020-1, 1020-2, 1020-3)는, 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 소자를 포함할 수 있다.
도 21에 도시한 바와 같이, 저장 장치(1000) 내에 하나 이상의 메모리(1020-1, 1020-2, 1020-3)가 컨트롤러(1010)에 병렬로 연결될 수 있다. 복수의 메모리(1020-1, 1020-2, 1020-3)를 컨트롤러(1010)에 병렬로 연결함으로써, SSD(Solid State Drive)와 같이 큰 용량을 갖는 저장 장치(1000)를 구현할 수 있다.
도 22는 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 전자 기기를 나타낸 블록도이다.
도 22를 참조하면, 본 실시예에 따른 전자 기기(2000)는 통신부(2010), 입력부(2020), 출력부(2030), 메모리(2040) 및 프로세서(2050)를 포함할 수 있다.
통신부(2010)는 유/무선 통신 모듈을 포함할 수 있으며, 무선 인터넷 모듈, 근거리 통신 모듈, GPS 모듈, 이동통신 모듈 등을 포함할 수 있다. 통신부(2010)에 포함되는 유/무선 통신 모듈은 다양한 통신 표준 규격에 의해 외부 통신망과 연결되어 데이터를 송수신할 수 있다.
입력부(2020)는 사용자가 전자 기기(2000)의 동작을 제어하기 위해 제공되는 모듈로서, 기계식 스위치, 터치스크린, 음성 인식 모듈 등을 포함할 수 있다. 또한, 입력부(2020)는 트랙 볼 또는 레이저 포인터 방식 등으로 동작하는 마우스, 또는 핑거 마우스 장치를 포함할 수도 있으며, 그 외에 사용자가 데이터를 입력할 수 있는 다양한 센서 모듈을 더 포함할 수도 있다.
출력부(2030)는 전자 기기(2000)에서 처리되는 정보를 음성 또는 영상의 형태로 출력하며, 메모리(2040)는 프로세서(2050)의 처리 및 제어를 위한 프로그램이나, 또는 데이터 등을 저장할 수 있다. 프로세서(2050)는 필요한 동작에 따라 메모리(2040)에 명령어를 전달하여 데이터를 저장 또는 인출할 수 있다.
메모리(2040)는 전자 기기(2000)에 내장되거나 또는 별도의 인터페이스를 통해 프로세서(2050)와 통신할 수 있다. 별도의 인터페이스를 통해 프로세서(2050)와 통신하는 경우, 프로세서(2050)는 SD, SDHC, SDXC, MICRO SD, USB 등과 같은 다양한 인터페이스 규격을 통해 메모리(2040)에 데이터를 저장하거나 또는 인출할 수 있다.
프로세서(2050)는 전자 기기(2000)에 포함되는 각부의 동작을 제어한다. 프로세서(2050)는 음성 통화, 화상 통화, 데이터 통신 등과 관련된 제어 및 처리를 수행하거나, 멀티미디어 재생 및 관리를 위한 제어 및 처리를 수행할 수도 있다. 또한, 프로세서(2050)는 입력부(2020)를 통해 사용자로부터 전달되는 입력을 처리하고 그 결과를 출력부(2030)를 통해 출력할 수 있다. 또한, 프로세서(2050)는 앞서 설명한 바와 같이 전자 기기(2000)의 동작을 제어하는데 있어서 필요한 데이터를 메모리(2040)에 저장하거나 메모리(2040)로부터 인출할 수 있다. 프로세서(2050) 및 메모리(2040) 중 적어도 하나는 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 소자를 포함할 수 있다.
도 23은 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 시스템을 보여주는 개략도이다.
도 23을 참조하면, 시스템(3000)은 제어기(3100), 입/출력 장치(3200), 메모리(3300) 및 인터페이스(3400)를 포함할 수 있다. 시스템(3000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
제어기(3100)는 프로그램을 실행하고, 시스템(3000)을 제어하는 역할을 할 수 있다. 제어기(3100)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다.
입/출력 장치(3200)는 시스템(3000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(3000)은 입/출력 장치(3200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(3200)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다.
메모리(3300)는 제어기(3100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(3100)에서 처리된 데이터를 저장할 수 있다.
인터페이스(3400)는 시스템(3000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(3100), 입/출력 장치(3200), 메모리(3300) 및 인터페이스(3400)는 버스(3500)를 통하여 서로 통신할 수 있다.
제어기(3100) 또는 메모리(3300) 중 적어도 하나는 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 소자를 포함할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
11: 기판 13: 버퍼층
15: 채널층 F: 활성 핀
17: 소자 분리층 20: 캡핑층
30: 소스/드레인 50: 게이트 구조물
24: 측벽 스페이서 40: 층간 절연층
101: 기판 103, 203: 제1, 제2 버퍼층
105: 제1 채널층 208: 제2 채널층
F1: 제1 활성 핀 F2: 제2 활성핀
110, 210: 제1, 제2 소자 분리층 115: 캡핑층
130: 제1 소스/드레인 232: 제2 소스/드레인
150, 250: 제1, 제2 게이트 구조물
124, 224: 제1, 제2 측벽 스페이서
140, 240: 제1, 제2 층간 절연층

Claims (10)

  1. 기판;
    상기 기판 상의 복수의 활성 핀들 - 상기 활성 핀들은 상기 기판 상의 버퍼층 및 상기 버퍼층 상의 채널층을 포함하고, 상기 채널층은 상기 버퍼층의 제2 격자 상수보다 높은 제1 격자 상수를 가짐 - ;
    상기 채널층을 덮고, 상기 활성 핀들과 교차하는 게이트 구조물;
    상기 게이트 구조물의 양 측벽에 배치된 복수의 측벽 스페이서들;
    상기 채널층의 양 측벽에 배치된 복수의 소스/드레인 구조물들; 및
    상기 측벽 스페이서들의 하면에 접하며, 상기 측벽 스페이서들의 하면의 폭과 실질적으로 동일한 폭을 가지는 복수의 캡핑층들;을 포함하고,
    상기 채널층은 실리콘-게르마늄 화합물로 이루어지고,
    상기 채널층은 제1 게르마늄 함량을 갖는 중심부 및 상기 제1 게르마늄 함량보다 높은 제2 게르마늄 함량을 갖는 표면부를 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 복수의 캡핑층들은 상기 측벽 스페이서들과 상기 채널층 사이에 배치되고,
    상기 복수의 캡핑층들의 각각의 측벽은 상기 복수의 소스/드레인 구조물들의 각각과 접하는 반도체 소자.
  3. 제1 항에 있어서,
    상기 복수의 캡핑층들은 상기 게이트 구조물을 따라 상기 채널층을 덮으며 연장되는 반도체 소자.
  4. 제1 항에 있어서,
    상기 복수의 캡핑층들은 상기 채널층으로의 산소의 확산을 방지하는 물질로 이루어지는 반도체 소자.
  5. 제4 항에 있어서,
    상기 산소의 확산을 방지하는 물질은 SiN, SiCN 또는 이들의 조합 중 어느 하나인 반도체 소자.
  6. 제1 항에 있어서,
    상기 버퍼층은 상기 채널층 내의 상기 제2 게르마늄 함량보다 낮은 제3 게르마늄 함량을 갖는 반도체 소자.
  7. 제1 항에 있어서,
    상기 복수의 소스/드레인 구조물들의 각각은 상기 복수의 측벽 스페이서들의 아래로 돌출된 부분을 포함하고,
    상기 복수의 캡핑층들은 상기 복수의 측벽 스페이서들 각각의 하면과 상기 복수의 소스/드레인 구조물들 각각의 돌출된 부분 사이에 배치되는 반도체 소자.
  8. 제1 영역 및 제2 영역을 포함하는 기판을 마련하는 단계;
    상기 제1 영역에 배치되고, 제1 채널층을 포함하는 제1 활성 핀들을 형성하는 단계;
    상기 제2 영역에 배치되고, 상기 제1 채널층보다 작은 격자상수를 가지는 제2 채널층을 포함하는 제2 활성 핀들을 형성하는 단계;
    상기 제1 채널층을 둘러싸는 캡핑층을 형성하는 단계;
    상기 기판을 산화 분위기에서 열처리하여 상기 제2 채널층 상에 희생 산화층을 형성하는 단계;
    상기 캡핑층 상에 배치되고 제1 활성 핀들과 교차하는 제1 희생 게이트 및 상기 희생 산화층 상에 배치되고 상기 제2 활성 핀들과 교차하는 제2 희생 게이트를 형성하는 단계;
    상기 제1 희생 게이트의 양 측벽에 배치되는 제1 측벽 스페이서들 및 상기 제2 희생 게이트의 양 측벽에 배치되는 제2 측벽 스페이서들을 형성하는 단계;
    상기 제1 측벽 스페이서들의 측면을 따라 상기 캡핑층의 일부 및 상기 제1 채널층의 일부를 식각하여 형성한 제1 핀 리세스 상에 제1 소스/드레인들을 형성하는 단계; 및
    상기 제1 희생 게이트 및 상기 캡핑층의 일부를 제거하여 형성한 제1 게이트 리세스 내에 제1 게이트 구조물을 형성하는 단계; 를 포함하는 반도체 소자의 제조 방법.
  9. 기판;
    상기 기판 상의 활성 핀들 - 상기 활성 핀들은 상기 기판 상의 버퍼층 및 상기 버퍼층 상의 채널층을 포함하고, 상기 채널층은 상기 버퍼층의 제2 격자 상수보다 높은 제1 격자 상수를 가짐 - ;
    상기 활성 핀들 사이의 소자 분리층;
    상기 채널층을 덮고, 상기 활성 핀들과 교차하는 게이트 구조물;
    상기 게이트 구조물의 양 측벽에 배치된 측벽 스페이서들;
    상기 채널층의 양 측벽에 배치된 소스/드레인 구조물들; 및
    상기 측벽 스페이서들의 각각의 하면에 접하며, 상기 측벽 스페이서들의 하면의 제2 폭과 실질적으로 동일한 제1 폭을 가지는 캡핑층들;을 포함하고,
    상기 소스/드레인 구조물들은 상기 채널층 내의 제2 게르마늄 함량보다 높은 제1 게르마늄 함량을 갖는 실리콘-게르마늄 화합물로 이루어진 반도체 소자.
  10. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 기판 상의 하부 버퍼층;
    상기 제1 영역 내에 배치되고, 제1 채널층 및 상기 하부 버퍼층과 연결된 제1 상부 버퍼층을 포함하는 제1 활성 핀들;
    상기 제2 영역 내에 배치되고, 상기 제1 채널층의 제1 격자 상수보다 낮은 제2 격자 상수를 갖는 제2 채널층 및 상기 하부 버퍼층과 연결된 제2 상부 버퍼층을 포함하는 제2 활성 핀들;
    상기 제1 채널층을 덮고, 상기 제1 활성 핀들과 교차하는 제1 게이트 구조물;
    상기 제2 채널층을 덮고, 상기 제2 활성 핀들과 교차하는 제2 게이트 구조물;
    상기 제1 게이트 구조물의 양 측벽에 배치된 제1 측벽 스페이서들;
    상기 제2 게이트 구조물의 양 측벽에 배치된 제2 측벽 스페이서들; 및
    상기 제1 측벽 스페이서들의 하면들과 접하며, 상기 제1 측벽 스페이서들의 하면들의 제2 폭과 실질적으로 동일한 제1 폭을 가지는 캡핑층을 포함하고,
    상기 제1 채널층은 실리콘-게르마늄 화합물로 이루어지고,
    상기 제2 채널층은 실리콘으로 이루어지고,
    상기 제2 측벽 스페이서들은 상기 제2 채널층과 직접 접하고,
    상기 제1 채널층은 제1 게르마늄 함량을 갖는 중심부 및 상기 제1 게르마늄 함량보다 높은 제2 게르마늄 함량을 갖는 표면부를 포함하는 반도체 소자.

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