KR20010030088A - 절연층 에칭 방법 및 반도체 장치 제조 방법 - Google Patents
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Abstract
절연층들(114, 400, 422, 426)을 에칭하는 데에는 많은 변형예가 이용될 수 있다. 한 세트의 실시예들에 있어서, 절연층(114, 400, 422, 426)은 산화물 에칭 성분, 불소 제거 성분 및 유기물 에칭 성분을 사용하여 에칭된다. 다른 세트의 실시예들에 있어서, 절연층(114, 400, 422, 426)은 적어도 1 원자 중량 퍼센트의 탄소 또는 수소를 포함한다. 그 절연층은 산화물 에칭 가스와 질소 함유 가스를 사용하여 에칭된다. 또 다른 세트의 실시예들에 있어서, 절연층(114, 400, 422, 426)이 적어도 약 300mm의 직경을 가진 반도체 장치 기판(100) 위에 형성된다. 절연층(114, 400, 422, 426)은 산화물 에칭 가스와 질소 함유 가스를 사용하여 에칭된다.
Description
발명의 기술 분야
본 발명은 일반적으로 반도체 장치들을 형성하기 위한 방법, 특히 반도체 장치들을 형성하는데 사용되는 에칭방법에 관한 것이다.
관련 기술
현대의 반도체 장치들은 누화(cross talk), 전도체들 사이의 의도하지 않은 용량 등의 문제들을 감소시키고 성능을 개선하기 위해 인터레벨 유전체들에 로우-k 유전체 재료들을 더 많이 사용하고 있다. 로우-k 유전체들에 사용되는 재료들은 전형적으로 폴리머 막들 또는 실리카를 기본으로 하는 막을 포함한다. 본 명세서에서 사용된 것과 같이, 로우-k 유전체는 약 3.5보다는 크지 않은 비유전율을 가지는 유전체들이다. 전통적으로 이산화규소는 유전체 재료로서 사용되어 왔고, 약 3.9의 비유전율을 가진다. 전형적으로 실리카를 기본으로 하는 재료를 에칭할 때, 에칭 공정은 실리콘 질화물, 실리콘이 풍부한 실리콘 질화물 또는 다른 유사한 재료들 등의 에칭-스톱 층에서 멈춘다.
실리카를 기본으로 하는 좀더 새로운 로우-k 유전체는 불소로 도핑된 산화물과 탄소와 수소를 포함하는 산화물을 포함한다. 이들 실리카를 기본으로 하는, 로우-k 재료들을 에칭하는 것은, 수소 또는 탄소와 수소 모두가 실리카를 기본으로 하는 막에 존재할 때 특히 곤란하게 된다. 이들 재료를 에칭할 때, 그들은 실리콘 질화물에 선택적으로 에칭될 필요가 있다. 그렇지 않으면, 자체 정렬 컨택트 내의 전기 쇼트 또는 금속 막들(구리 또는 알루미늄)의 형성물이 발생할 수도 있다.
전통적인 이산화규소 에칭공정은 특히, 실리카를 기본으로 하는 유기물 막(OSG)에 대해서는 잘 작용하지 않는다. 일반적으로 옥토플루오로부텐(C4F8)과 일산화탄소(CO)가 실리콘 질화물에 선택적인 이산화규소 막을 에칭하기 위해 사용되어왔다. 그러나, 이 에칭 케미스트리는 OSG막 내에 존재하는 탄소와 수소를 효율적으로 에칭하지 못할 것이다. 분자 질소(N2)가 산화물을 에칭하는 동안 트리플루오로메탄(CHF3)과 탄소 테트라플루오라이드(CF4) 가스들에 첨가되어 왔다. 이 특정 실시예에서, 질소 대 전체 탄화불소 혼합물의 비는 대략 1:2 인 것으로 생각된다. 이 케미스트리는 특히 전통적인 산화물들(1 원자 퍼센트보다 훨씬 적은 수소나 탄소 레벨)을 위한 높은 애스펙트 비를 위해 맞추어 졌다. 존재하는 질소의 레벨은 실리카를 기본으로 하는 유기물의 유전체들로 보여지는 수소나 탄소를 제거하는 데 충분하지 않을 수도 있다.
본 발명은 예를 들어 설명하였으며, 첨부 도면에 한정되는 것은 아니며, 도면에 있어서 동일 부호들은 동일 요소들을 나타낸다.
이 기술 분야에서 숙련된 사람은 상기 여러 도면의 요소들은 간단하고 명료하기 위해 도시되어 있고 일정한 비율로 그려질 필요는 없다는 것을 알 수 있을 것이다. 예를 들면, 도면에 나타난 몇가지 요소들의 치수는 본 발명의 실시예들의 이해를 향상시키는 데 도움을 주기 위해 다른 요소들에 대해 과장되어도 된다.
도1은 게이트 전극들과 로우-k(low-k) 유전체 재료를 형성한 후의 반도체 장치의 일부 단면도.
도2는 컨택트 개구(contact opening)를 에칭한 후의 도1의 기판의 단면도.
도3은 개구 내에 전도성 플러그를 형성한 후의 도2의 기판의 단면도.
도4는 배선 및 다른 세트의 인터레벨(interlevel) 유전층들을 형성한 후의 도3의 기판의 단면도.
도5는 듀얼 인레이드 개구(dual inlaid opening)를 위한 비어 개구부들을 형성한 후의 도4의 기판의 단면도.
도6은 듀얼 인레이드 개구를 형성한 후의 도5의 기판의 단면도.
도7은 실질적으로 완성된 장치를 형성한 후의 도6의 기판의 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100: 기판 102: 도핑된 영역
104: 유전체 층 108: 캡핑층
110: 라이너 층 112: 측벽 스페이서
114: 절연층
상세한 설명
절연층들을 에칭하는 데는 많은 변형 예가 이용될 수 있다. 일형태의 실시 예에 있어서, 절연층은 산화물 에칭 성분, 불소 제거 성분, 및 유기물 에칭 성분을 사용하여 에칭된다. 다른 형태의 실시예에 있어서, 상기 절연층은 적어도 1 원자 중량 퍼센트의 탄소 또는 수소를 포함한다. 그 절연층은 산화물 에칭 가스와 질소 함유 가스를 사용하여 에칭된다. 또 다른 형태의 실시예에 있어서, 절연층은 적어도 약 300mm 이상의 직경을 가진 반도체 장치 기판 위에 형성된다. 절연층은 산화물 에칭 가스와 질소 함유 가스를 사용하여 에칭된다. 본 발명은 특허 청구 범위에 의해 정의되고, 실시예에 대한 이하의 상세한 설명을 통해 더욱 잘 이해할 수 있을 것이다.
도1은 공정의 중간 부분에 있는 반도체 장치의 단면도이다. 도1에 있어서 반도체 장치 기판(100)은 소스, 드레인 또는 소스/드레인 영역들인 도핑 영역들(102)을 포함한다. 본 명세서에 사용된 것과 같이, 반도체 장치 기판은 단 결정 반도체 웨이퍼, 반도체-온-절연체 웨이퍼(semiconductor-on-insulator wafer), 또는 반도체 장치를 형성하는 데 사용되는 임의의 다른 기판을 포함한다. 반도체 장치 기판은 예를 들면, 300mm 또는 더 큰 크기의 사이즈가 사용되어 질 수 있음에도 불구하고, 대략 200mm의 직경을 가진다. 게이트 유전체층(104)은 반도체 장치 기판(100)과 영역(102)의 일부를 덮는다. 게이트 전극층(106)은 게이트 유전체층(104)을 덮고, 캡핑층(108)은 게이트 전극(106)을 덮는다. 전형적으로, 캡핑층(108)은 규소 질화물 또는 다른 유사한 재료를 포함한다. 이들 요소를 형성한 후, 라이너층(110)이 도핑된 영역들과 게이트 전극 스택 부분 위에 형성된다. 라이너 층은 통상적으로 산화물이다. 측벽 스페이서(112)는 라이너층(110) 바로 옆에 인접하는 게이트 전극 구조의 수직 측벽 부분을 따라 형성된다. 이 실시예에 있어서, 측벽 스페이서(112)는 규소 질화물로 만들어진다.
이후 제1 인터레벨 유전층(114)은 라이너층(110)과 스페이서들(112) 상에 형성된다. 상기 제1 인터레벨 유천층(114)은 통상적으로 수소 또는 탄소와 수소 중 어느 하나를 포함하는 실리카를 기본으로 하는 재료이다. 통상적으로 수소 또는 수소와 탄소의 원자 중량 퍼센트는 적어도 대략 5 원자 퍼센트이고, 대략 20 원자 퍼센트만큼 높아도 된다. 이 레벨에서 실리카를 기본으로 하는 막의 에칭은 전통적인 이산화규소 막과는 상당히 다르다. 비록 테트라에틸오르토실리게이트 (tetraethylorthosilicate-based, TEOS-based)를 기본으로 하는 산화물이 탄소와 수소를 포함할지라도, TEOS로부터 형성된 이산화규소 막은 그 막 내에 1 원자 퍼센트의 탄소와 수소 조성보다 훨씬 작을 것이다. 그러므로, 유기물인 실리카를 기본으로 하는 막은 그들 내에, 훨씬 높은 레벨의 수소와 탄소 예를 들면 대략 5 내지 20 원자 퍼센트의 수소 또는 결합된 수소와 탄소 를 갖는다. 단지 수소만이 첨가될 때, 이 막의 비유전율은 통상적으로 대략 2.7 내지 3.5의 범위에 있다. 탄소와 수소 모두가 약 10 원자 퍼센트까지 첨가되면, 비유전율은 대략 2.5 내지 2.8의 범위에 있다. 제1 ILD층(114)은 스핀-온 방법이나 화학 기상 증착에 의해 형성될 수 있다. 평탄화된 인터레벨 유전체 층(ILD)이 형성되고 나서, 캡핑층 (116)이 전형적으로 그것을 덮어 형성된다. 상기 캡핑층(116)은 통상적으로는 이산화규소 막이지만, 필요에 따라서는 다른 막이 사용될 수 있다. 이후, 포토레지스터층(120)이 컨택트 개구가 형성될 장소에 형성 및 패터닝된다.
에칭이 캡핑층(116), 제1 ILD층(114) 및 라이너 층(110) 부분을 제거하기 위해 수행되어 도2에 도시된 것과 같은 컨택트 개구(20)를 형성한다. 제1 ILD층(114)을 에칭하기 위해 사용되는 에칭 케미스트리는 전형적으로 탄소와 불소(탄화불소 종)를 포함하는 적어도 한 종류를 포함한다. 이러한 에칭 종은 로우-k 유전체 재료 내의 실리카를 위한 주요 산화물 에천트 성분이다. 게다가 에칭 케미스트리는 질화물과 유기물 에천트의 선택성을 향상시키기 위한 불소 제거 성분을 포함하고, 이것은 제1 ILD층 내의 탄소와 수소를 에칭하기 위해 사용된다. 일 특정 실시예에 있어서, 이 케미스트리는 실리카 에천트로서 옥토플루오로부텐 (octofluorobutene, C4F8), 불소 제거 성분으로서 일산화탄소(CO) 및 유기물 에칭 성분으로서 분자 질소 가스를 포함할 수 있다. CO는 가스로서 방출하는, 수소 시안화물(HCN)을 형성하기 위해 탄소 및 수소와 반응하는 질화물 및 질소 가스에 대한 선택성을 행상시키는 데 도움을 준다.
제1 ILD층(114)은 비교적 작은(중요하지 않은) 부분이 제거되도록 캡핑층 (108)과 측벽 스페이서(112) 모두에 있는 실리콘 질화물에 대해 선택적으로 에칭될 수 있는 능력을 가지고 있다. 이 에칭을 사용하여 제거하는 산화물:질화물의 선택성은 통상적으로 적어도 5:1이고, 더 일반적으로는 대략 6:1 내지 25:1의 범위에 있다. 일 특정 실시예에 있어서, 옥토플루오로부텐은 분당 대략 10 표준 입방 센티미터(sccm)로 흐르고, 일산화탄소는 약 400sccm으로 흐르며, 분자 질소 가스는 약 100sccm으로 흐른다. 이 특정 실시예에 있어서, 이 가스 유량은 직경 200mm 웨이퍼에 대해 사용된다. 만일 다른 사이즈의 웨이퍼가 사용되면, 일반적으로 유량은 조절될 필요가 있을 것이다. 간단한 변환으로서는, 에칭된 기판을 200으로 나눈 에칭될 기판의 직경의 크기를 취하고, 그런 다음 대략 1.5에서 2.5의 범위 내에서 파워를 올린 것이 있을 수 있다. 이 방법에서 가스 유량은 다양한 웨이퍼 크기를 위해 조절될 수 있다.
다른 실시예에 있어서, 일산화탄소 흐름은 약 100sccm으로 조절될 수 있고, 질소 흐름은 약 100sccm으로 일정하게 유지될 수 있다. 또 다른 실시예에 있어서, 일산화탄소와 질소의 유량은 진술한 범위 밖으로 증가될 수 있다. 일산화탄소의 유량이 분당 약 500 표준 입방 센티미터이고, 질소가 분당 약 200 표준 입방 센티미터일 때, 25:1만큼 높은 에칭 선택성이 달성될 수 있다. 더욱 높은 선택성은 가스 유량의 더 나은 최적화로 가능하다.
질소 가스 대 옥토플루오로부텐의 가스비는 통상적으로 적어도 약 1:1이고, 더 일반적으로는 약 5:1 내지 20:1의 범위에 있다. 일산화탄소와 분자 질소의 가스비로 표현하면, 적어도 4:1까지의 1부 일산화탄소 대 1부 질소 가스의 가스 유량이 바람직하다. 일반적으로, 선택성은 일산화탄소의 양이 증가할수록 향상된다. 그러나, 질소의 상대적인 양이 일산화탄소와 관련하여 너무 많이 감소되면, 질소가스 사용에 의해 보여지는 탄화수소 에칭중 몇몇은 감소할지도 모른다. 그러므로, 비록 일산화탄소 대 질소 비의 하한이 알려져 있지 않지만, 탄화수소를 에칭하는 것이 너무 느릴 것이라는 문제점이 있게 된다. 상기 가스 유량 이외에, 다른 모든 에칭 패러미터들이 이 산업에서 통상적으로 사용되는 것과 같은 패러미터들이 있을 것이라는 것을 예측할 수 있다.
다른 실리카 함유 종이 사용될 수도 있다. 이상적으로는, 실리카 에칭 종은 수소 원자는 가지고 있지 않다. 예로서, 탄소 테트라플루오라이드(CF4), 헥사플루오로에탄(C2F6), 헥사플루오로프로펜(C3F6), 및 옥토플루오로펜타디엔(C5F8)이 있다. 또한, 실리카 에칭 종은 트리플루오로메탄(CHF3) 등의 몇몇 수소를 포함할 수 있다.
다른 실시예에 있어서, 질화물 층(108, 112)이 실질적으로 충분히 두꺼우면, 일산화탄소는 ILD층(114)을 에칭하는 데에 필요로 되지 않을 수도 있다. 이들 특정 실시예에 있어서, 단지 탄화불소 에칭종과 분자 질소만이 사용될 수 있다. 이 경우에, 탄화불소 대 질소의 비는 적어도 1:1이 되어야 하고, 통상적으로는 5부의 질소 가스 대 1부의 탄화불소에서 약 20부의 질소 가스 대 1부의 탄화불소까지의 범위에 있을 것이다. 또 다른 실시예에 있어서, 일산화탄소와 질소가스 중 하나 또는 모두는 질소 산화물로 대체되어도 된다. 만약 질소 산화물이 사용되면, 그것은 일산화탄소와 유사한 불소 제거제가 될 수 있다. N2O가 차단될 경우 질소가 존재해야 하기 때문에, 플라즈마 내의 질소가 실리카를 기본으로 하는 재료 내에서 탄소 및 수소와 반응하는 유기물 에천트일 수 있다.
비록 개시하지는 않았지만, 각각의 주어진 이들 에칭 케미스트리는 통상적으로 아르곤, 헬륨, 네온 등의 희가스(noble gas)도 포함할 것이다. 프로세서 챔버 역학(process chamber dynamics)에 의하면, 불활성 기체는 챔버 압력 제어, 체류 시간 보정, 및 에칭 레이트 균일성 향상에 도움을 준다.
캡핑층(116)과 산화물 라이너층(110)은 제1 ILD층(114)를 에칭하는 데 사용되는 동일 에칭 케미스트리를 사용하여 에칭될 수 있거나, 더욱 전통적인 산화물 에칭 케미스트리를 사용하여 에칭될 수 있다.
또 다른 실시예에 있어서, 컨택트 개구(20)를 생성하기 위해 많은 단계가 실행될 수 있다. 일 실시예에 있어서, 적절한 탄화불소 종이 캡핑층(116)과 제1 ILD층(114)의 대부분을 에칭하기 위해 질소와 결합하여 사용될 수 있고, 이 후, 에칭을 종료하기 위해, 그 공정은 낮은 불소 대 탄소비 가스, 질소, 및 일산화탄소를 포함할 수 있는 선택적 케미스트리로 전환된다.
이 후, 컨택트 플러그(30)가 도3에 도시된 것과 같이 컨택트 개구 내에 형성된다. 컨택트 플러그는 배리어 막(32)과 전도성 충전 재료(34)를 사용하여 형성된다. 일 특정 실시예에 있어서, 배리어 막(32)은 티탄, 티탄 질화물, 탄탈, 탄탈 질화물, 다른 내화성 금속들, 그들에 상응하는 질화물들, 또는 이들의 조합을 포함한다. 전도성 충전 재료(34)는 통상적으로는 텅스텐이지만, 몇몇 실시예에서는 알루미늄 또는 가능하게는 구리까지도 사용될 수 있다. 제1 상호 연결 레벨은 도4에 도시된 것과 같이, 제2 ILD층(400)을 형성하고, 전도성 플러그를 접촉시키는 상호 연결 트렌치를 형성함으로써 형성된다. 제2 ILD층(400)은 통상적으로 첫번째 ILD층(114)과 유사한 재료로 형성된다. 제1 ILD층(114)을 에칭하기 위해 기술된 에칭 조건을 임의의 하나를 사용하여 제2 ILD층(400)을 에칭한 후, 상호 연결된 트렌치는 배리어 막(412)과 전도성 충전 재료(414)로 채워진다. 폴리싱 후, 상호 연결 (410)은 도4에서 도시된 것과 같이 형성된다. 배리어 막(412)은 배리어 막(32)에 관해 기재된 재료 중 하나 또는 그 이상이어도 된다. 이 특정 실시예에 있어서, 전도성 충전 재료(414)는 통상적으로 구리, 알루미늄, 텅스텐 등이다.
제2의 막 세트는 형성될 듀얼 인레이드 개구를 만들기 위해 형성된다. 질화물 캡핑층(420)은 상호 연결(410)내에 구리(414)를 유지하기 위해 형성된다. 제3 ILD층(422)과 에칭-스톱층(424), 제4 ILD층(426), 및 캡핑층(428)이 순차적으로 형성된다. 캡핑층(428)은 도1과 관련하여 설명된 것과 같이 캡핑층(116)과 유사하다. 인터레벨 유전체층(422, 426)은 제1 인터레벨 유전체층(114)과 관련하여 설명된 것과 유사하다. 통상적으로, 층(420, 424)은 절연층이다. 에칭-스톱층(424)은 통상적으로 실리콘 질화물과 같은 질화물층으로 형성되고, 캡핑층(420)도 실리콘 질화물 등으로 형성된다. 이 후, 포토레지스터층(430)은 듀얼 인레이드 개구의 비어 부분에 대응하도록 형성되고 패터닝된다.
도5를 참조하면, 이후 층들(422 내지 428)을 통해 연장하는 비어 부분(52)을 생성하기 위해 에칭이 수행된다. 에칭은 있을수 있는 비어 막(via veil) 형성이 발생하는 것을 방지하기 위해 캡핑층(420)상에서 정지한다. 비어 막은 만일 비어 부분(52)를 형성하는데 사용되는 플라즈마 에칭 케미스트리가 전도성 충전 재료(414)를 접촉시키도록 연장할 수 있다면 비어 막은 형성되어도 된다. 제1 ILD층(114)에 관해 이미 설명된 에칭 케미스트리는 에칭층(422, 426)에 사용될 수 있다. 그 에칭 케미스트리는 질화물 에칭-스톱층(424)을 통하여 에칭할 때 변화할 것이고, 캡핑층(420)에 도달하기 전에 변화할 수도 있다.
포토레지스터층(430)을 제거한 후, 또 다른 포토레지스터층(64)이 캡핑층(428) 위에 형성되고, 상호 연결 개구와 일치하도록 패터닝된다. 도6을 참조하면, 이 후 에칭이 듀얼 인레이드 상호 연결 개구(60)를 형성하기 위해 수행되고, 듀얼 인레이드 상호 연결 개구는 상호 연결 트랜치 부분(62)과 비어 부분(52)을 포함한다. 통상적으로 에칭은 캡핑층(428)과 제4 ILD층(426)을 제거하기 위해 실행되어, 에칭-스톱 막(424)상에서 정지할 것이다. 다음 부분의 에칭은 듀얼 인레이드 개구 내의 에칭-스톱 막(424)과 캡핑층(420) 모두를 제거하기 위해서 질화물 에칭 케미스트리를 사용한다. 캡핑층(420)과 에칭-스톱층(424)의 에칭이 산화물 에칭과 비교하여 더 낮은 파워에서 수행되기 때문에, 비어 막 형성 가능성이 감소된다.
도7에서 도시된 것과 같은 실질적으로 완전한 장치를 형성하기 위해 공정이 계속된다. 우선 배리어 막(72)이 형성되고, 이어서 전도성 충전 재료(74)가 형성된다. 상호 연결(410)과 관련하여 사용하기 위해 기재된 재료들은 이 레벨에서 사용될 수 있다. 폴리싱 단계가 듀얼 인레이드 개구의 외부에 놓여있는 막(72)과 재료(74)의 일부분을 제거하기 위해 사용된다. 이것은 도7에 설명된 것과 같은 상호 연결(70)을 형성한다. 이 후 패시베이션 층(76)이 실질적으로 완성된 장치를 형성하기 위해 상호 연결의 최상의 레벨상에 형성된다.
본 발명의 여러 실시예는 많은 이점을 포함한다. 가장 큰 이점 중 하나는 실리카를 기본으로 하는, 유기물 함유 재료의 이상적인 에칭율을 로우-k 유전체에 대해 허용한다는 것이다. 탄화불소와 질소 함유 에칭 케미스트리의 조합은 실리카와 탄화수소의 에칭을 허용한다. 또, 탄화불소로부터 나온 불소는 실리콘 이산화물을 에칭하고, 질소 함유 재료는 로우-k 유전체 재료 내에서 탄화수소 재료의 에칭을 허용한다. 일산화탄소의 첨가는 다른 재료 층들, 특히 실리콘 질화물에 대한 선택성에 도움을 준다. 일산화탄소는 선택성을 도와줄 플라즈마 내의 유리 불소를 제거하는 것으로 생각된다. 특히, 옥토플루오로부텐 등의 화합물이 사용될 때, 플라즈마는 유리 불소와 탄소-불소 폴리머 모두를 발생시킬 수 있다. 일산화탄소는 유리된 불소의 제거를 도와주며, 한편 플라즈마 내의 탄화불소 폴리머가 패시베이팅 제(passivating agent)가 되도록 허용한다.
일반적으로, 실리카 함유 재료를 에칭하는 동안 방출된 산소는 막의 실리카 함유 성분을 계속하여 에칭하는데 필요로 되는 유리 불소를 유리시키는 데 도움을 준다. 그러나, 산소가 별도의 종으로서 도입되지 않기 때문에, 플라즈마 내에 존재하는 산소만이 그 재료의 실리카 함유 성분을 에칭하는 동안 방출되는 산소가 될 것이다. 질화물 층이 에칭될 때, 산소는 방출되지 않을 것이다. 그러므로 일산화탄소는 존재하는 유리 불소를 제거하고, 초과 양의 유리 불소로의 옥토플루오로부텐의 추가 분리를 허용할 수 있는 산소는 더이상 존재하지 않는다.
앞의 설명에서, 본 발명은 특정 실시예를 참조하여 설명되었다. 그러나, 이 기술 분야에서 통상의 지식을 가진 사람은 여러가지 변형예 및 변경예가 다음의 특허청구범위에 기재된 본 발명의 범위를 벗어나지 않고 만들어 질 수 있다는 것을 알 수 있을 것이다. 따라서, 상기 설명 및 도면들은 본 발명을 제한하는 것이 아니라 일례로서 간주되는 것이며, 모든 이와 같은 변형예들은 본 발명의 범위 내에 포함되도록 한 것이다.
상기 이점, 다른 장점, 및 문제에 대한 해결 방법들은 특정 실시예와 관련지어 위에 설명되었다. 그러나, 상기 이점, 장점, 문제에 대한 해결 방법, 및 이점, 장점, 또는 해결 방법을 생기게 하거나 명백하게 하는 어떤 요소들은 다음의 특허 청구 범위 중 임의의 하나 또는 모두의 중요한, 그리고 필요로 되는, 또는 기본적인 특징 또는 요소로서 해석되어야 하는 것은 아니다. 본 명세서에 사용된 것과 같이, "포함하는(comprises)" 또는 "포함하고 있는(comprising)"과 같은 용어나 그것을 변형한 표현은 다른 요소들도 포함할 수 있도록 한 것이므로, 요소들의 리스트를 포함하는 공정, 방법, 물품, 또는 장치들이 단지 그들의 요소들만을 포함하는 것은 아니며, 명백히 리스트되지 않았으나, 다른 요소나 공정, 방법, 물품, 또는 장치에 고유인 요소들을 포함할 수 있다.
본 발명은 수소 또는 탄소와 수소 모두가 실리카를 기본으로 하는 막에 존재할 때, 실리카를 기본으로 하는 로우-k 재료들을 에칭하는 것이 곤란하였던 종래 기술의 문제점을 해결한 절연층 에칭 방법을 제공한다.
Claims (5)
- 절연층(114, 400, 422, 426) 에칭 형성 방법에 있어서,기판(100) 위에 절연층(114, 400, 422, 426)을 형성하는 단계, 및산화물 에칭 성분, 불소 제거 성분, 및 유기물 에칭 성분을 사용하여 상기 절연층(114, 400, 422, 426)을 에칭하는 단계를 포함하는 절연층 에칭 형성 방법.
- 절연층(114, 400, 422, 426) 에칭 형성 방법에 있어서,기판(100) 위에 절연층(114, 400, 422, 426)을 형성하는 단계로서,상기 절연층(114, 400, 422, 426)은 탄소와 수소를 포함하고,수소의 원자 퍼센트와 탄소의 원자 퍼센트의 합은 대략 5 내지 20 원자 퍼센트 범위에 있는, 기판 위에 절연층을 형성하는 단계, 및산화물 에칭 성분, 불소 제거 성분, 및 유기물 에칭 성분을 사용하여 상기 절연층(114, 400, 422, 426)을 에칭하는 단계를 포함하는 절연층 에칭 형성 방법.
- 절연층(114, 400, 422, 426) 에칭 형성 방법에 있어서,기판(100) 위에 절연층(114, 400, 422, 426)을 형성하는 단계, 및산화물 에칭 성분, 불소 제거 성분, 및 유기물 에칭 성분을 사용하여 상기 절연층(114, 400, 422, 426)을 에칭하는 단계로서,상기 산화물 에칭 성분은 탄화 불소 재료이고,상기 불소 제거 성분은 일산화탄소이며,상기 유기물 에칭 성분은 분자 질소인, 절연층 에칭 단계를 포함하는 절연층 에칭 형성 방법.
- 절연층(114, 400, 422, 426) 에칭 형성 방법에 있어서,기판(100) 위에 절연층(114, 400, 422, 426)을 형성하는 단계로서,상기 절연층(114, 400, 422, 426)은 탄소와 수소로 구성된 그룹으로부터 선택된 원소의 적어도 1원자 중량 퍼센트를 구비하는, 절연층 형성 단계, 및상기 절연층(114, 400, 422, 426)을 에칭하는 단계로서, 에칭은 산화물 에칭 가스와 질소 함유 가스를 사용하여 수행되는, 절연층 에칭 단계를 포함하는 절연층 에칭 방법.
- 반도체 장치 형성 방법에 있어서,적어도 약 300mm의 직경을 가진 반도체 장치 기판(100) 위에 절연층(114, 400, 422, 426)을 형성하는 단계, 및산화물 에칭 가스와 질소 함유 가스를 사용하여 절연층(114, 400, 422, 426)을 에칭하는 단계를 포함하는 반도체 장치 형성 방법.
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