TWI762160B - 用於製作半導體裝置的方法 - Google Patents
用於製作半導體裝置的方法 Download PDFInfo
- Publication number
- TWI762160B TWI762160B TW110102285A TW110102285A TWI762160B TW I762160 B TWI762160 B TW I762160B TW 110102285 A TW110102285 A TW 110102285A TW 110102285 A TW110102285 A TW 110102285A TW I762160 B TWI762160 B TW I762160B
- Authority
- TW
- Taiwan
- Prior art keywords
- layer
- region
- hard mask
- stack
- mask layer
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 142
- 239000004065 semiconductor Substances 0.000 title claims abstract description 80
- 238000004519 manufacturing process Methods 0.000 title abstract description 13
- 238000000059 patterning Methods 0.000 claims abstract description 12
- 230000008569 process Effects 0.000 claims description 68
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 58
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 54
- 239000000463 material Substances 0.000 claims description 43
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 36
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 27
- 238000005530 etching Methods 0.000 claims description 27
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 24
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 24
- 238000004140 cleaning Methods 0.000 claims description 20
- 238000000151 deposition Methods 0.000 claims description 13
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 12
- 238000000231 atomic layer deposition Methods 0.000 claims description 9
- 238000005498 polishing Methods 0.000 claims description 7
- 239000000126 substance Substances 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 claims description 5
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 4
- 229910002367 SrTiO Inorganic materials 0.000 claims description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 4
- 238000011065 in-situ storage Methods 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 366
- 235000012431 wafers Nutrition 0.000 description 18
- 239000000758 substrate Substances 0.000 description 17
- 239000000377 silicon dioxide Substances 0.000 description 11
- 235000012239 silicon dioxide Nutrition 0.000 description 11
- 238000009966 trimming Methods 0.000 description 11
- 230000015572 biosynthetic process Effects 0.000 description 9
- 238000001020 plasma etching Methods 0.000 description 9
- 239000007789 gas Substances 0.000 description 6
- 238000009413 insulation Methods 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 238000005520 cutting process Methods 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 4
- 238000013459 approach Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- -1 TiN Chemical class 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 229910052731 fluorine Inorganic materials 0.000 description 2
- 239000011737 fluorine Substances 0.000 description 2
- WMIYKQLTONQJES-UHFFFAOYSA-N hexafluoroethane Chemical compound FC(F)(F)C(F)(F)F WMIYKQLTONQJES-UHFFFAOYSA-N 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000002210 silicon-based material Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000010923 batch production Methods 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000002485 combustion reaction Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 239000002346 layers by function Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 239000002861 polymer material Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Drying Of Semiconductors (AREA)
Abstract
本公開的各個方面提供了用於製作半導體裝置的方法。在一些示例中，一種用於製作半導體裝置的方法包括形成具有第一區域和第二區域的層堆疊體。該層堆疊體至少包括第一層。之後，該方法在第一區域中在該層堆疊體上形成硬遮罩層。之後，該方法包括在半導體裝置的第二區域中將該層堆疊體圖案化。在第二區域中對該層堆疊體的圖案化去除了該層堆疊體在第二區域中的部分，並且暴露出該層堆疊體的側面。該方法進一步包括利用第二層至少覆蓋該層堆疊體的該側面，該第二層具有低於該第一層的去除速率，並且之後該方法包括去除該硬遮罩層。
Description
本申請描述了總體上涉及半導體記憶裝置以及形成半導體記憶裝置的製作製程的實施例。
半導體製造商開發出了垂直裝置技術，例如，三維(3D)NAND快閃記憶體技術等，從而在不需要更小的記憶單元的情況下實現更高的數據儲存密度。在一些示例中，一種3D NAND記憶裝置包括核心區和階梯區。核心區包括由交替的閘極層和絕緣層構成的堆疊體。由交替的閘極層和絕緣層構成的該堆疊體用於形成垂直堆疊的記憶單元。階梯區包括呈現臺階階梯形式的相應閘極層，從而有助於形成與相應閘極層的觸點。這些觸點用於將驅動電路連接至相應閘極層，以控制堆疊的記憶單元。
本公開的各個方面提供了用於製作半導體裝置的方法。在一些示例中，一種用於製作半導體裝置的方法包括形成具有第一區域和第二區域的層堆疊體。所述層堆疊體包括至少第一層。之後，該方法在第一區域中，在層堆疊體上形成硬遮罩層。之後，該方法包括在半導體裝置的第二區域中將層堆疊體
圖案化。在第二區域中對層堆疊體的圖案化去除掉層堆疊體在第二區域中的部分，並且暴露出層堆疊體的側面。該方法進一步包括利用第二層覆蓋至少層堆疊體的側面，所述第二層具有低於第一層的去除速率，並且之後該方法包括去除硬遮罩層。
在實施例中，第一層包括犧牲層並且第二層包括絕緣層。在一些示例中，第二層在濕式蝕刻劑中具有比第一層低的去除速率。該濕式蝕刻劑包括磷酸。在一些實施例中，該硬遮罩層至少包括Ta2O5、SrTiO3、Al2O3、TiN、W和多晶矽中的至少一者。至少通過該濕式蝕刻劑去除該硬遮罩層。
在一些實施例中，層堆疊體包括具有交替地堆疊的犧牲層和絕緣層的堆疊體。犧牲層包括在濕式蝕刻劑中具有第一去除速率的第一層。在示例中，為了將該半導體裝置的第二區域中的該層堆疊體圖案化，該方法包括在第二區域中，在具有犧牲層和絕緣層的堆疊體中形成臺階階梯。臺階階梯的側面可以暴露出犧牲層。
在實施例中，為了利用第二層覆蓋至少第一區域的側面，該方法包括在第一區域和第二區域中沉積絕緣填充材料(例如，氧化矽)。該絕緣填充材料可以對第二區域過填充。在示例中，該絕緣填充材料包括氧化矽。為了沉積該氧化矽，在示例中，該方法包括使用四乙氧基矽烷(TEOS)沉積氧化矽。之後，該方法包括：去除第一區域中的硬遮罩層上的氧化矽；以及執行化學機械研磨(CMP)製程，所述CMP製程將第二區域中的氧化矽平坦化到與第一區域中的硬遮罩層的層級。在示例中，CMP製程停止在硬遮罩層上。之後，可以去除硬遮罩層。
在另一實施例中，為了利用第二層覆蓋至少該層堆疊體的側面，該方法包括在第一區域和第二區域中沉積氧化矽層。該氧化矽層與第二區域中的臺階階梯共形，以覆蓋在臺階階梯的側面處暴露出的犧牲層，並且去除第一區
域中的硬遮罩層上的氧化矽層。在示例中，該氧化矽層是使用原子層沉積(ALD)來沉積的。之後，使用非等向性蝕刻對氧化矽層進行蝕刻。該非等向性蝕刻在垂直於半導體的主表面的方向上去除氧化矽層。
在另一個實施例中，為了以第二層至少覆蓋該層堆疊體的側面，該方法包括將臺階階梯側面處的犧牲層氧化，以形成對應於第二層的氧化矽層。在示例中，使用臨場蒸氣產生技術(ISSG)來將犧牲層氧化。
在一些示例中，另一種用於製作半導體裝置的方法包括形成具有第一區域和第二區域的層堆疊體。該層堆疊體至少包括第一層。之後，該方法包括在第一區域中，在層堆疊體上形成硬遮罩層。之後，該方法包括：將第二區域中的該層堆疊體圖案化為臺階階梯；以及在第一區域和第二區域中沉積絕緣填充材料。對該層堆疊體的圖案化去除該層堆疊體在第二區域中的部分，並且因此在第二區域中的該層堆疊體中打開空間。對絕緣填充材料的沉積能夠填充第二區域中的該空間。之後，該方法包括：研磨該絕緣材料，直到暴露出硬遮罩層為止；以及去除硬遮罩層。
為了去除硬遮罩層，在示例中，該方法包括使用化學機械研磨(CMP)製程去除硬遮罩層。在另一示例中，該方法包括使用利用磷酸的濕式蝕刻清洗設備方案去除硬遮罩層。在另一示例中，該方法包括使用化學機械研磨(CMP)製程和利用磷酸的濕式蝕刻清洗設備方案的組合。
本公開的各個方面還提供了一種半導體裝置。該半導體裝置包括在半導體裝置的襯底上交替地堆疊的閘極層和絕緣層。此外，該半導體裝置至少包括：在階梯區中在閘極層和絕緣層中形成的臺階階梯；以及形成於臺階階梯的側壁上的側壁絕緣層，所述側壁絕緣層處於臺階階梯與填充階梯區中的空間的絕緣填充材料之間。
在一些實施例中，側壁絕緣層具有不同於絕緣填充材料的密度。在
實施例中，側壁絕緣層具有比絕緣填充材料高的密度。
在一些示例中，側壁絕緣層包括氧化矽，並且絕緣填充材料包括氧化矽。在示例中，側壁絕緣層是基於原子層沉積(ALD)形成的。在另一示例中，側壁絕緣層是基於臨場蒸氣產生技術(ISSG)形成的。在一些實施例中，絕緣填充材料是使用四乙氧基矽烷(TEOS)形成的。
100:半導體記憶裝置
101:陣列區
101(B):橋部分
101(L):左側部分
101(R):右側部分
102:階梯區
110:部分
111:溝道結構
115:部分
120:堆疊體
122:犧牲層
123:絕緣層
125:組階梯
127:閘極層
131:阻擋絕緣層
132:電荷儲集層
133:隧道絕緣層
134:半導體層
135:絕緣層
140:硬遮罩層
151:區段區域
152:區段區域
153:區段區域
154:區段區域
155:區段區域
156:區段區域
161:絕緣填充材料
162:絕緣層
163:絕緣層
200:流程圖
D:厚度
S201:步驟
S210:步驟
S220:步驟
S230:步驟
S240:步驟
S250:步驟
通過結合圖式閱讀下述詳細描述，本發明的各個方面將得到最佳的理解。應當指出，根據本行業的慣例，各種特徵並非是按比例繪製的。實際上，為了討論的清楚起見，可以任意增大或者縮小各種特徵的尺寸。
圖1A至圖1D示出了根據本公開的一些實施例的在半導體記憶裝置的製作期間的硬遮罩的示例性使用。
圖2示出了根據本公開的一些實施例的概括製程示例的流程圖。
圖3A至圖3D示出了根據本公開的實施例的去除硬遮罩層的示例性技術。
圖4A至圖4E示出了根據本公開的實施例的去除硬遮罩層的另一種示例性技術。
圖5A至圖5D示出了根據本公開的實施例的去除硬遮罩層的示例性技術。
下文的公開內容提供了用於實施所提供的主題的不同特徵的很多不同實施例或示例。下文描述了部件和布置的具體示例以簡化本公開內容。當然，這些只是示例，並非意在構成限制。例如，下文的描述當中的在第二特徵上或之上形成第一特徵可以包括將所述第一特徵和第二特徵被形成為直接接觸的實
施例，並且還可以包括可以在所述第一特徵和第二特徵之間形成額外的特徵從而使得所述第一特徵和第二特徵可以不直接接觸的實施例。此外，本公開可以在各個示例中重複使用作為圖式標記的數字或/及字母。這種重複的目的是為了簡化和清楚的目的，並且其本身並不指示在所討論的各種實施例或/及配置之間的關係。
此外，文中為了便於說明，可以利用空間相對術語，例如，“下面”、“以下”、“下方”、“以上”、“上方”等，以描述一個元件或特徵與其他元件或特徵的如圖所示的關係。空間相對術語意在包含除了圖式所示的取向之外的處於使用或操作中的裝置的不同取向。裝置可以具有其他取向(旋轉90度或者處於其他取向上)，並照樣相應地解釋文中使用的空間相對描述詞。
一般地，相對於單晶圓生產，優選采取批量(batch)生產，以實現(例如)設備成本下降、加工周期縮短、加工效率提高等。例如，可以在半導體加工當中使用硬遮罩作為蝕刻遮罩，而不使用被稱為軟抗蝕劑或軟遮罩的聚合物或其他有機抗蝕劑材料。在一些示例中，硬遮罩由具有高介電常數(例如，κ高於4)的材料形成，這種材料被稱為高k材料，例如，Ta2O5、SrTiO3、Al2O3等。在其他示例中，硬遮罩可以包括金屬，諸如TiN、W等。在其他示例中，硬遮罩可以包括多晶矽。在蝕刻製程之後，可能需要去除硬遮罩。在一些示例中，可以使用利用磷酸的濕式蝕刻清洗設備(wet bench)方案或者利用硫酸的單晶圓方案來去除硬遮罩。在濕式蝕刻清洗設備方案中，一組晶圓(例如，多達50個晶圓)被浸泡在磷酸浴中，並且同時受到處理。在單晶圓方案中，加工設備包括用於容納單個晶圓的室(chamber)。該室被配置為提供硫酸，以去除該單個晶圓上的硬遮罩。在單晶圓方案中，每一晶圓被分別載入到該室中，在該室中受到處理，並且從該室卸載。
濕式蝕刻清洗設備方案可以優選用於實現更高的生產率，然而磷酸
對其他材料(例如，氮化矽等)可能具有相對較高的蝕刻速率，因此濕式蝕刻清洗設備方案中的對磷酸的使用可能對晶圓上的某些部分(例如，氮化矽層等)造成損傷。
在一些實施例中，使用硬遮罩來覆蓋在半導體裝置的第一區域和第二區域中延伸的層堆疊體上的第一區域。該層堆疊體至少包括第一層(例如，氮化矽)，所述第一層在用於去除硬遮罩的濕式蝕刻劑中具有第一去除速率。可以對半導體裝置的第二區域中的層堆疊體執行蝕刻製程，同時通過硬遮罩來保護第一區域。對第二區域中的該層堆疊體的蝕刻至少從第一區域的側面暴露出第一層。本公開提供了用於利用第二層來至少覆蓋第一區域的該側面的技術，所述第二層在濕式蝕刻劑中具有比第一層低的去除速率。因此，在使用濕式蝕刻劑來去除硬遮罩時，第二層能夠保護第一層。
在一些示例中，可以使用中心驅動架構形成三維(3D)記憶裝置，該架構將被配置用於驅動記憶陣列中的電晶體的閘極的階梯設置在記憶陣列的中間。例如，將階梯區設置在記憶陣列的第一部分和第二部分之間，並且記憶陣列的第一部分和第二部分通過橋部分連接。在一些實施例中，為了在階梯區中形成階梯，可以通過硬遮罩保護橋部分。在形成階梯之後需要去除硬遮罩。
根據本公開的一些方面，階梯形成在各個包括氮化矽的膜中，並且利用磷酸的濕式蝕刻清洗設備方案的使用可能對氮化矽膜造成損傷。本公開提供了用於保護氮化矽膜的技術，因此能夠使用利用磷酸的濕式蝕刻清洗設備方案來去除硬遮罩。在一些實施例中，在使用利用磷酸的濕式蝕刻清洗設備方案來去除硬遮罩之前，可以形成氧化矽，以防止暴露氮化矽膜。在磷酸中，氧化矽具有比氮化矽低的去除速率，並且能夠在使用利用磷酸的濕式蝕刻清洗設備方案時保護氮化矽膜。
圖1A至圖1D示出了根據本公開的一些實施例的在半導體記憶裝置
100中的階梯的形成期間使用硬遮罩的示例。
圖1A示出了根據本公開的一些實施例的在形成階梯之前的半導體記憶裝置的透視圖。半導體記憶裝置100包括形成於陣列區101(又稱為第一區域，例如，被示為101(L)、101(B)和101(R))中的記憶陣列，並且包括用於形成到記憶陣列的閘極層的觸點的階梯區102(又稱為第二區域)。階梯區102設置在陣列區101的中央。例如，陣列區101包括左側部分101(L)、右側部分101(R)和橋部分101(B)。左側部分101(L)和右側部分101(R)通過橋部分101(B)互連。在一些示例中，階梯區102被左側部分101(L)、右側部分101(R)和橋部分101(B)包圍。
注意，半導體記憶裝置100可以是任何適當裝置，例如，記憶電路、具有形成於半導體晶粒上的記憶電路的該半導體晶粒、具有形成於半導體晶圓上的多個半導體晶粒的該半導體晶圓、具有鍵合到一起的半導體晶粒的堆疊體的半導體晶片、包括組裝在封裝襯底上的一個或多個半導體晶粒或晶片的半導體封裝等等。
還應當指出，半導體記憶裝置100可以包括其他適當電路(未示出)，諸如形成於同一襯底或其他適當襯底上並且與記憶單元陣列適當耦接的邏輯電路、電源電路等。
一般地，半導體記憶裝置100包括襯底(例如，晶圓襯底)，並且記憶陣列可以形成在襯底上。為了簡單起見，將襯底的主表面稱為X-Y平面，並且將垂直於該主表面的方向稱為Z方向。
在一些實施例中，可以將記憶陣列形成為處於層堆疊體中的溝道結構的陣列，並且溝道結構可以是在階梯之前形成的。應當指出，半導體記憶裝置100可以是通過各種製作技術形成的，諸如先閘極(gate-first)技術、後閘極(gate-last)技術等。在先閘極技術中，可以在形成溝道結構之前形成閘極層。在後閘極技術中，在形成溝道結構之後通過利用閘極層代替犧牲層來形成閘極
層。儘管在下文的描述中使用後閘極技術來例示用於去除硬遮罩的技術，但是可以對該描述做出適當修改，以用在先閘極技術當中。
圖1A還示出了半導體記憶裝置100的部分110的放大截面圖(例如，在Z-X平面內)。半導體記憶裝置100的部分110位於陣列區101內。陣列區101的其他部分可以與部分110類似地配置。
如通過部分110所示，溝道結構111形成於具有犧牲層和絕緣層的堆疊體120中。在一些實施例中，具有犧牲層和絕緣層的堆疊體120包括交替地堆疊的犧牲層122和絕緣層123。犧牲層122和絕緣層123被配置為形成垂直地堆疊的電晶體。在一些示例中，形成於堆疊體120中的電晶體可以包括一個或多個底部選擇電晶體、記憶單元以及一個或多個頂部選擇電晶體。在一些示例中，電晶體可以包括一個或多個偽選擇電晶體。犧牲層122以後將被對應於電晶體的閘極的閘極層替代。
在一些示例中，犧牲層122可以是氮化矽層。犧牲層122以後可以被由閘極堆疊材料構成的閘極層替代，所述閘極堆疊材料例如為高介電常數(高k)閘極絕緣體層、金屬閘極(MG)電極等。絕緣層123由諸如二氧化矽等的絕緣材料構成。
此外，溝道結構111形成於具有犧牲層和絕緣層的堆疊體120中，並且垂直地(沿Z方向)延伸到堆疊體120中。在一些實施例中，溝道結構111具有柱形，其沿垂直於襯底的主表面(例如，X-Y平面)的方向的Z方向延伸。在實施例中，溝道結構111在X-Y平面上按照圓形形狀由材料形成，並且沿Z方向延伸。例如，溝道結構111包括功能層，諸如阻擋絕緣層131(例如，二氧化矽)、電荷儲集層(例如，氮化矽)132、隧道絕緣層133(例如，二氧化矽)、半導體層134和絕緣層135，它們在X-Y平面上具有圓形，並且在Z方向上延伸。
在形成溝道結構111的示例中，可以向具有犧牲層和絕緣層的堆疊體
120中形成針對溝道結構111的開口，並且該開口被稱為溝道孔。阻擋絕緣層131(例如，二氧化矽)形成於溝道孔的側壁上，並且之後從側壁順次地堆疊電荷儲集層(例如，氮化矽)132、隧道絕緣層133、半導體層134和絕緣層135。半導體層134可以是任何適當半導體材料，諸如多晶矽或單晶矽，並且該半導體材料可以是未摻雜的，或者可以包括p型或n型摻雜劑。在一些示例中，該半導體材料是未摻雜的本徵矽材料。然而，由於缺陷的原因，在一些示例中，本徵矽材料可能具有在1010cm-3的量級的載流子密度。絕緣層135由諸如二氧化矽或/及氮化矽的絕緣材料形成，並且/或者可以被形成為空氣間隙。
圖1A還示出了半導體記憶裝置100的部分115的放大截面圖(例如，在Z-X平面內)。半導體記憶裝置100的部分115位於階梯區102中並且在Z方向上具有與部分110相同的範圍。部分115包括具有犧牲層和絕緣層的堆疊體120。
部分115包括從陣列區101延伸到階梯區102中的、具有犧牲層和絕緣層的堆疊體120。將在階梯區102內的具有犧牲層和絕緣層的堆疊體120中形成階梯。
在製作期間，在一些示例中，在陣列區101和階梯區102中形成具有犧牲層和絕緣層的堆疊體120。例如，在襯底(未示出)上交替地沉積針對堆疊體120的犧牲層和絕緣層。該襯底可以是任何適當襯底，諸如矽(Si)襯底、鍺(Ge)襯底、矽鍺(SiGe)襯底或/及絕緣體上矽(SOI)襯底。該襯底可以是體塊(bulk)晶圓或者磊晶層。在一些示例中，絕緣層由諸如二氧化矽等的絕緣材料構成，並且犧牲層由氮化矽構成。
此外，在陣列區101中的具有犧牲層和絕緣層的堆疊體120中形成溝道結構，例如，溝道結構111等。例如，使用光刻技術在光阻或/及硬遮罩層內限定溝道孔的圖案，並且使用蝕刻技術將所述圖案轉移到具有犧牲層和絕緣層的堆疊體120中。因此，在陣列區101中的具有犧牲層和絕緣層的堆疊體120中形成
溝道孔。
之後，在溝道孔中形成溝道結構，例如，溝道結構111等。在示例中，阻擋絕緣層(例如，二氧化矽)形成於溝道孔的側壁上，並且之後從側壁順次地堆疊電荷儲集層(例如，氮化矽)、隧道絕緣層、半導體層和絕緣層。
應當指出，上文的製作製程只是形成溝道結構111的示例。可以對該製作製程做出適當修改，以形成其他適當溝道結構，例如，基於多構成級(multi-deck)技術的溝道結構，所述多構成級技術使用接頭(joint)結構對例如溝道結構的兩個部分進行互連。
在一些實施例中，可以在形成溝道結構之後在階梯區102中形成階梯。在示例中，沉積硬遮罩層。
圖1B示出了根據本公開的一些實施例的在沉積硬遮罩層140之後的半導體記憶裝置100的透視圖。在示例中，硬遮罩層140由高k材料形成，諸如Ta2O5、SrTiO3、Al2O3等。可以使用諸如TiN、W、多晶矽等的其他適當材料作為硬遮罩層140。應當指出，在一些實施例中，硬遮罩層140可以包括多層不同材料。硬遮罩層140可以是通過任何適當技術沉積的，諸如化學氣相沉積(CVD)、低壓CVD、電漿增強CVD等。
之後，對硬遮罩層140適當圖案化，從而暴露出階梯區102。
圖1C示出了根據本公開的一些實施例的在硬遮罩層140被圖案化之後的半導體記憶裝置100的透視圖。可以使用任何適當技術對硬遮罩層140圖案化。在示例中，使用光刻技術在光阻中從光遮罩(被稱為階梯區光遮罩)限定階梯區102的圖案，並且使用蝕刻技術將光阻中的圖案轉移到硬遮罩層140中。因此，去除了硬遮罩層140的處於階梯區102以上的部分。硬遮罩層140可以保持覆蓋陣列區101。
之後，在階梯區102中適當地形成階梯。
圖1D示出了根據本公開的一些實施例的在階梯區102中形成階梯之後的半導體記憶裝置100的透視圖。
在一些示例中，根據多級別階梯架構在交替設置的犧牲層和絕緣層的堆疊體中形成臺階階梯，如2019年11月15日提交的本申請人的共同未決申請16/684,844中所公開的，該申請通過引用將其全文並入本文。例如，三個級別的階梯架構包括區段(section)級別、組(group)級別和劃分(division)級別。例如，將堆疊體120劃分成6個區段堆疊體。每一區段堆疊體被進一步劃分成6個組堆疊體。之後，每一組堆疊體被劃分成5個劃分。每一劃分包括層對。在一些實施例中，對不同區段堆疊體的臺階階梯(stair step)可以是同時形成的(例如，在相同的修整-蝕刻循環中)，並且之後使用切削(chop)製程去除層，並且將不同區段堆疊體的臺階階梯移至適當的區段層。因此，能夠降低修整-蝕刻循環的總數。
在示例中，可以使用被稱為軟遮罩層(未示出)的遮罩層來形成階梯區102的多個部分(例如，區段區域151-156)中的類似臺階階梯。軟遮罩層覆蓋陣列區101以及階梯區102的一些部分。在一些實施例中，軟遮罩層可以包括光阻或基於碳的聚合物材料，並且可以是使用如光刻的圖案化製程形成的。
在一些實施例中，可以通過使用軟遮罩層施加反復蝕刻-修整製程來形成對臺階階梯的劃分。該反復蝕刻-修整製程包括具有蝕刻製程和修整製程的多個循環。在蝕刻製程期間，可以去除堆疊體的具有暴露的表面(從軟遮罩層和硬遮罩層140兩者暴露出)的部分。在示例中，蝕刻深度等於犧牲層和絕緣層對。在示例中，用於絕緣層的蝕刻製程可以具有相對於犧牲層的高選擇性，或/及反之。
在一些實施例中，可以通過非等向性蝕刻(諸如反應離子蝕刻(RIE)或其他乾式蝕刻製程)執行對該堆疊體的蝕刻。在一些實施例中，絕緣層為二
氧化矽。在該示例中，對二氧化矽的蝕刻可以包括使用基於氟的氣體(例如，氟化碳(CF4)、六氟乙烷(C2F6)、CHF3或C3F6)或/及任何其他適當氣體的RIE。在一些實施例中，可以利用定時蝕刻方案。在一些實施例中，犧牲層是氮化矽。在該示例中，對氮化矽的蝕刻可以包括使用O2、N2、CF4、NF3、Cl2、HBr、BCl3或/及其組合的RIE。用以去除單層堆疊體的方法和蝕刻劑不應受到本公開實施例的限制。
修整製程包括對軟遮罩層施加適當蝕刻製程(例如，等向性乾式蝕刻)，從而可以在X-Y平面上從邊緣將軟遮罩層橫向回拉(例如，向內縮小)。在一些實施例中，修整製程可以包括乾式蝕刻，例如，使用O2、Ar、N2等的RIE。
在修整軟遮罩層之後，暴露出初始堆疊體的最頂層級的對應於例如臺階階梯的部分，並且初始堆疊體的最頂層級的其他部分保持被軟遮罩層覆蓋。下一個循環的蝕刻-修整製程繼續進行所述蝕刻製程。在形成臺階階梯之後，可以去除軟遮罩層。
應當指出，在修整製程期間可以將處於橋部分101(B)以上的軟遮罩層回拉，然而硬遮罩層140仍然覆蓋橋部分101(B)，並且保護橋部分101(B)在蝕刻-修整製程期間免受蝕刻。
此外，在一些示例中，在頂部區段層中形成用於多個階梯區段的組臺階階梯。在一些示例中，使用遮罩層並且對該遮罩層施加修整製程，以形成用於形成組臺階階梯的蝕刻遮罩。
在一些實施例中，可以通過使用遮罩層施加反復蝕刻-修整製程而形成組臺階階梯，其與用於形成劃分臺階階梯的反復蝕刻-修整製程類似。在示例中，每一組臺階階梯包括多個層對，例如，示例中的6個層對。然後，蝕刻製程對與組臺階階梯的高度相對應的適當層(例如，具有交替的犧牲層和絕緣層的六個層對)進行蝕刻。
在示例中，通過蝕刻-修整製程，在區段區域151-156中，在堆疊體120的頂部區段層(例如，用於記憶單元的頂部的30個層對)中形成臺階階梯。此外，在不同階梯區段區域處執行切削製程，以將臺階階梯移至堆疊體120的適當區段。對區段區域152施加的切削製程能夠去除30個層對；對區段區域153施加的切削製程能夠去除60個層對；對區段區域154施加的切削製程能夠去除120個層對；對區段區域155施加的切削製程能夠去除90個層對；等等。
應當指出，在圖1D的示例中，劃分臺階階梯是沿Y方向形成的；組臺階階梯是沿X方向形成的。根據本公開的一個方面，由於硬遮罩層140的原因，在形成臺階階梯期間保護橋部分101(B)免受蝕刻製程影響。階梯區102中的臺階階梯上的犧牲層連接至橋部分101(B)中的對應犧牲層、並且連接至陣列區101的其他部分中的對應犧牲層。以後，在以實際閘極層代替犧牲層並且在階梯區內形成觸點時，觸點可以將閘極控制線(例如，字元線)連接至垂直地堆疊的電晶體的閘極端子。
在一些實施例中，可以通過非等向性蝕刻(諸如反應離子蝕刻(RIE)或其他乾式蝕刻製程)執行對層對(包括絕緣層和犧牲層)的蝕刻。在一些實施例中，絕緣層為二氧化矽。在該示例中，對二氧化矽的蝕刻可以包括使用基於氟的氣體(例如，氟化碳(CF4)、六氟乙烷(C2F6)、CHF3或C3F6)或/及任何其他適當氣體的RIE。在一些實施例中，犧牲層是氮化矽。在該示例中，對氮化矽的蝕刻可以包括使用O2、N2、CF4、NF3、Cl2、HBr、BCl3或/及其組合的RIE。用以去除單層堆疊體的方法和蝕刻劑不應受到本公開實施例的限制。
在階梯區102中形成臺階階梯之後，可以去除硬遮罩層140。
應當指出，在形成這些臺階階梯之後，從橋部分101(B)的側壁並且從臺階階梯的側面暴露出犧牲層122。本公開提供了使用利用磷酸的濕式蝕刻清洗設備方案去除硬遮罩層140而不對犧牲層122造成損害的技術。具體地，在一
些實施例中，可以在去除硬遮罩層140之前，通過氧化矽覆蓋由於在臺階階梯的形成期間的蝕刻製程而暴露的氮化矽層(例如，犧牲層122)。通過氧化矽的覆蓋可以保護氮化矽層不暴露於在用以去除硬遮罩層140的濕式蝕刻清洗設備方案中使用的磷酸之下。
圖2示出了概括根據本公開的一些實施例的用於製作半導體裝置的製程的流程圖200。該製程開始於步驟S201，並且進行至步驟S210。
在步驟S210處形成層堆疊體。該層堆疊體包括第一區域和第二區域。該層堆疊體至少包括第一層。在示例中，在陣列區101和階梯區102中形成具有犧牲層122和絕緣層123的堆疊體120。
在步驟S220處，在第一區域中的層堆疊體上形成硬遮罩層。例如，形成硬遮罩層140。硬遮罩層140保持覆蓋陣列區101。
在步驟S230處，將第二區域中的層堆疊體圖案化為臺階階梯。對第二區域中的層堆疊體的圖案化去除了層堆疊體的部分，並且暴露出層堆疊體的側面。例如，可以將階梯區102圖案化以形成臺階階梯。犧牲層122可以從臺階階梯的側面以及從橋部分101(B)的側壁暴露。
在步驟S240處，利用第二層覆蓋層堆疊體的該側面，該第二層(例如，在濕式蝕刻劑中)具有比第一層低的去除速率。在示例中，第二層是氧化矽，所述第二層可以形成在橋部分101(B)的側壁上以及在臺階階梯的側面上，以在一些示例中保護作為該第一層的犧牲層。氧化矽在磷酸中具有比可以用於犧牲層的氮化矽低的去除速率。可以使用各種技術，並且將關於圖3A至圖3D、圖4A至圖4E和圖5A至圖5D詳細描述各種技術。
在步驟S250處，去除硬遮罩層。例如，可以通過利用磷酸的濕式蝕刻清洗設備方案去除硬遮罩層140。之後，該製程繼續進行。
圖3A至圖3D示出了根據本公開的實施例的去除硬遮罩層的技術的
示例。該技術可以沉積用於平坦化的絕緣層，並且之後暴露出硬遮罩並且去除硬遮罩。圖3A至圖3D示出了沿圖1D中所示的A-A’線的半導體記憶裝置(例如半導體記憶裝置100)的截面圖(例如，在Z-X平面上)。應當指出，儘管圖3A與圖3B示出了沿A-A’線的截面圖，但是可以對這些視圖做適當調整以得到沿B-B’線的截面圖。
圖3A示出了在沉積用於平坦化的絕緣層之後的半導體記憶裝置100的截面圖。在圖3A的示例中，在階梯區102中，沿X方向形成了組臺階階梯，每一組臺階階梯包括5個層對。例如，圖3A示出了具有交替堆疊的五個犧牲層122和五個絕緣層123的組階梯125的放大圖。應當指出，組臺階階梯可以包括其他適當數量的層對，例如3個、4個、6個、7個等。
在圖3A示例中，沉積絕緣填充材料161。在一些示例中，絕緣填充材料161用於平坦化並且對階梯區102過填充。在示例中，絕緣填充材料161是使用四乙氧基矽烷(TEOS)形成的。將TEOS轉化為作為絕緣填充材料161來沉積的氧化矽。相較於陣列區101而言，TEOS可以在階梯區102中進行絕緣填充材料161的過填充，並且降低在階梯區102和陣列區101之間的不平齊性(unevenness)。
對絕緣填充材料161的沉積覆蓋了包括陣列區101和階梯區102兩者的表面。之後，可以暴露出陣列區101。
圖3B示出了在暴露出陣列區101之後半導體記憶裝置100的截面圖(例如，在Z-X平面上)。例如，使用光刻技術來在光阻中從光遮罩(被稱為陣列區光遮罩)限定陣列區101的圖案，並且使用蝕刻製程將該圖案從光阻轉移到絕緣填充材料161中。該蝕刻製程可以停止在硬遮罩層140上。由於蝕刻輪廓的原因，暴露出硬遮罩層140的大部分，並且一些硬遮罩層140可以仍然被絕緣填充材料161覆蓋。
在一些實施例中，執行適當的平坦化製程，以獲得相對平坦的表面。
在示例中，施加化學機械研磨(CMP)製程，以去除多餘絕緣填充材料161，並且可以使用硬遮罩層140作為針對CMP製程的停止層。
圖3C示出了在平坦化製程之後的半導體記憶裝置100的截面圖(例如，在Z-X平面中)。在平坦化製程之後，硬遮罩層140可以被完全暴露出。要注意，階梯區102被絕緣填充材料161覆蓋，其能夠保護從橋部分101(B)的側壁以及從臺階階梯的側面暴露出的犧牲層122。
之後，可以適當地去除硬遮罩層140。在實施例中，通過能夠去除高k材料的另一CMP製程去除硬遮罩層140。在另一個實施例中，通過利用磷酸的濕式蝕刻清洗設備方案去除硬遮罩層140。在另一示例中，通過CMP製程和利用磷酸的濕式蝕刻清洗設備方案的組合去除硬遮罩層140。
圖3D示出了在去除硬遮罩層140之後的半導體記憶裝置100的截面圖(例如，在Z-X平面上)。該製作製程可以繼續進行，例如，利用閘極層代替犧牲層，形成觸點，以及形成金屬層等。
圖4A至圖4E示出了根據本公開的實施例的去除硬遮罩層的另一技術的示例。該技術可以在階梯區的側壁上形成薄絕緣層，以在對硬遮罩的去除期間保護犧牲層。圖4A至圖4E示出了沿圖1D中所示的B-B’線的半導體記憶裝置(例如半導體記憶裝置100)的截面圖(例如，在Z-Y平面上)。應當指出，儘管圖4A至圖4E示出了沿B-B’線的截面圖，但是可以對這些視圖做適當調整以得到沿A-A’線的截面圖。
圖4A示出了在階梯區102中形成臺階階梯之後半導體記憶裝置100的截面圖。在圖4A的示例中，在階梯區102中，在Y方向上形成劃分臺階階梯，每一劃分臺階階梯包括一個層對(一個犧牲層122和一個絕緣層123)。如圖4A中所示，在對階梯的形成期間，橋部分101(B)受到硬遮罩層140保護，犧牲層122可以在橋部分101(B)的側壁處以及階梯的側面處被暴露。
之後，沉積絕緣層162。在示例中，絕緣層162包括使用原子層沉積(ALD)進行沉積的氧化矽。因此，絕緣層162相對較薄並且與臺階階梯共形。
圖4B示出了在沉積絕緣層162之後的半導體記憶裝置100的截面圖。在圖4B的示例中，絕緣層162與階梯區102中的臺階階梯的形狀共形。例如，絕緣層162例如在硬遮罩層140的頂表面上、在橋部分101(B)的側壁上、在臺階階梯的頂表面上、在臺階階梯的側面上等等，均具有大約相同的厚度(D)。
此外，可以執行蝕刻製程，從而在Z方向上減薄或/及去除絕緣層162。在示例中，可以使用非等向性蝕刻製程，以去除位於硬遮罩層140的頂表面上和位於臺階階梯的頂表面上的絕緣層162，但是留下位於橋部分101(B)的側壁上和臺階階梯的側面上的絕緣層162。該非等向性蝕刻製程可以在Z方向上蝕刻絕緣層162，因此側壁上的絕緣層162的大部分保留在側壁上，並且能夠保護犧牲層122，使犧牲層122在對硬遮罩層140的去除期間不暴露在蝕刻劑下。側壁上的絕緣層162可以被稱為側壁絕緣層。
圖4C示出了在該蝕刻製程之後的半導體記憶裝置100的截面圖。如圖4C中所示，橋部分101(B)的側壁和臺階階梯的側面被絕緣層162覆蓋。該非等向性蝕刻製程去除了硬遮罩層140上的絕緣層162以及在臺階階梯的頂表面上的絕緣層162。應當指出，每一臺階階梯包括處於犧牲層122的頂部上的絕緣層123。在去除了臺階階梯的頂表面上的絕緣層162時，絕緣層123仍然保護犧牲層122的頂表面，並且犧牲層122的側面能夠被絕緣層162保護。
之後，可以應用利用磷酸的濕式蝕刻清洗設備方案來去除硬遮罩層140。
圖4D示出了在利用磷酸的濕式蝕刻清洗設備方案之後的半導體記憶裝置100的截面圖。如圖4D所示，去除硬遮罩層140。由於橋部分101(B)的側壁、臺階階梯的側面被絕緣層162覆蓋，臺階階梯的頂表面被絕緣層123覆蓋，因此
能夠保護犧牲層122不受磷酸損害。
之後，該製作製程可以繼續進行，例如，執行平坦化，利用閘極層代替犧牲層，形成觸點，以及形成金屬層等。
圖4E示出了半導體記憶裝置100的截面圖。如圖4E所示，絕緣填充材料161可以用於平坦化。此外，利用閘極層127代替犧牲層122。在一些示例中，絕緣層162是使用ALD製程沉積的氧化矽，並且絕緣填充材料161是使用基於TEOS的沉積製程來沉積的氧化矽。絕緣層162可以具有比絕緣填充材料161高的密度。
圖5A至圖5D示出了根據本公開的實施例的用於去除硬遮罩層的另一技術的示例。該技術可以在階梯區的側壁上形成薄絕緣層，以在對硬遮罩的去除期間保護犧牲層。圖5A至圖5D示出了沿圖1D中所示的B-B’線的半導體記憶裝置(例如半導體記憶裝置100)的截面圖(例如，在Z-Y平面上)。應當指出，儘管圖5A至圖5D示出了沿B-B’線的截面圖，但是可以對這些視圖做適當調整以得到沿A-A’線的截面圖。
圖5A示出了在階梯區102中形成臺階階梯之後的半導體記憶裝置100的截面圖。在圖5A的示例中，在階梯區102中，在Y方向上形成劃分臺階階梯，每一劃分臺階階梯包括一個層對(一個犧牲層122和一個絕緣層123)。如圖5A中所示，在對階梯的形成期間，橋部分101(B)受到硬遮罩層140保護，犧牲層122可以在橋部分101(B)的側壁處以及臺階階梯的側面處被暴露。
在一些示例中，在階梯區102中形成臺階階梯之後，基於臨場蒸氣產生技術(in situ stram generation，ISSG)來處理半導體裝置100，以從所述側面使犧牲層122氧化，並且在橋部分101(B)的側壁以及臺階階梯的側面上形成氧化矽。
ISSG是低壓製程(通常低於20托)，其中，將預混合的H2和O2直接引
入到製程室，而無需預燃。製程氣體(例如，純H2和O2)在聯腔(plenum)中混合，之後被注入到室中，在所述室中，製程氣體跨越受到鹵鎢燈加熱的旋轉晶圓來流動。在H2和O2之間的反應發生在靠近晶圓表面處，因為熱晶圓起到點火源的作用。ISSG可以使暴露的氮化矽氧化並且形成氧化矽。
圖5B示出了在ISSG製程之後的半導體記憶裝置100的截面圖。在圖5B的示例中，ISSG使從橋部分101(B)的側壁和從臺階階梯的側面暴露出的犧牲層122氧化，並且形成用於覆蓋橋部分101(B)的側壁並且覆蓋臺階階梯的側面的絕緣層163(例如，氧化矽層)。用於覆蓋橋部分101(B)的側壁並且覆蓋臺階階梯的側面的絕緣層163(例如，氧化矽層)可以被稱為側壁絕緣層。
之後，可以應用利用磷酸的濕式蝕刻清洗設備方案來去除硬遮罩層140。
圖5C示出了在利用磷酸的濕式蝕刻清洗設備方案之後的半導體記憶裝置100的截面圖。如圖5C所示，去除硬遮罩層140。由於橋部分101(B)的側壁、臺階階梯的側面被絕緣層163覆蓋，臺階階梯的頂表面被絕緣層123覆蓋，因此能夠保護犧牲層122不受磷酸損害。
之後，該製作製程可以繼續進行，例如，執行平坦化，利用閘極層代替犧牲層，形成觸點，以及形成金屬層等。
圖5D示出了半導體記憶裝置100的截面圖。如圖5D所示，絕緣填充材料161可以用於平坦化。此外，利用閘極層127代替犧牲層122。在一些示例中，絕緣層163是使用ISSG製程形成的氧化矽，並且絕緣填充材料161是使用基於TEOS的沉積製程來沉積的氧化矽。絕緣層163可以具有比絕緣填充材料161高的密度。
前文概述了若干實施例的特徵，從而使本領域技術人員可以更好地理解本公開的各個方面。本領域技術人員應當認識到他們可以容易地使用本公
開作為基礎來設計或者修改其他的製程和結構，以實施與文中介紹的實施例相同的目的或/及實現與之相同的優點。本領域技術人員還應當認識到，這樣的等價設計不脫離本公開的實質和範圍，而且他們可以做出本文中的各種變化、替換和更改，而不脫離本公開的實質和範圍。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
200:流程圖
S201:步驟
S210:步驟
S220:步驟
S230:步驟
S240:步驟
S250:步驟
Claims (19)
- 一種用於製作半導體裝置的方法，包括：形成具有第一區域和第二區域的層堆疊體，該層堆疊體包括至少第一層；在半導體層的該第一區域中，在該層堆疊體上形成硬遮罩層；在該半導體裝置的該第二區域中將該層堆疊體圖案化，在該第二區域中對該層堆疊體的該圖案化去除掉該層堆疊體在該第二區域中的部分，並且暴露出該層堆疊體的側面；利用第二層覆蓋至少該層堆疊體的該側面，該第二層具有低於該第一層的去除速率，其中，該第二層包括絕緣層；以及去除該硬遮罩層。
- 如請求項1所述的方法，其中，該硬遮罩層是至少通過包括磷酸的濕式蝕刻劑去除的。
- 如請求項1所述的方法，其中，該硬遮罩層至少包括Ta2O5、SrTiO3、Al2O3、TiN、W或多晶矽中的至少一者。
- 如請求項1所述的方法，其中，該層堆疊體包括具有交替地堆疊的犧牲層和絕緣層的堆疊體，並且該犧牲層包括該第一層。
- 如請求項4所述的方法，其中，將該半導體裝置的該第二區域中的該層堆疊體圖案化進一步包括：在該第二區域中，在具有交替地堆疊的犧牲層和絕緣層的該堆疊體中形成臺階階梯，該臺階階梯的側面暴露出該犧牲層。
- 如請求項5所述的方法，其中，利用該第二層覆蓋至少該層堆疊體的該側面，該第二層具有低於該第一層的該去除速率，進一步包括：在該第一區域和該第二區域中沉積該第二層，該第二層對該第二區域過填充。
- 如請求項6所述的方法，其中，沉積該第二層進一步包括：使用四乙氧基矽烷(TEOS)沉積氧化矽。
- 如請求項6所述的方法，進一步包括：去除該第一區域中的處於該硬遮罩層上的該第二層。
- 如請求項8所述的方法，進一步包括：執行化學機械研磨(CMP)製程，該CMP製程將該第二區域中的該第二層平坦化到與該第一區域中的該硬遮罩層的層級。
- 如請求項9所述的方法，其中，該CMP製程停止在該硬遮罩層上。
- 如請求項5所述的方法，其中，利用該第二層覆蓋至少該層堆疊體的該側面，該第二層具有低於該第一層的該去除速率，進一步包括：在該第一區域和該第二區域中沉積該第二層，該第二層覆蓋在該臺階階梯的該側面處暴露的該犧牲層；以及去除該第一區域中的處於該硬遮罩層上的該第二層。
- 如請求項11所述的方法，其中，在該第一區域和該第二區域中沉 積該第二層進一步包括：使用原子層沉積(ALD)來沉積氧化矽層。
- 如請求項11所述的方法，其中，去除該第一區域中的處於該硬遮罩層上的該第二層進一步包括：使用非等向性蝕刻來蝕刻該第二層，該非等向性蝕刻在垂直於該半導體裝置的主表面的方向上減薄該第二層。
- 如請求項5所述的方法，其中，利用該第二層覆蓋至少該層堆疊體的該側面，該第二層具有低於該第一層的該去除速率，進一步包括：將處於該臺階階梯的該側面處的該犧牲層氧化以形成氧化矽層，該第二層包括該氧化矽層。
- 如請求項14所述的方法，其中，將處於該臺階階梯的該側面處的該犧牲層氧化以形成該氧化矽層進一步包括：使用臨場蒸氣產生技術(ISSG)來將氮化矽層氧化。
- 一種用於製作半導體裝置的方法，包括：形成具有第一區域和第二區域的層堆疊體；在該第一區域中，在該層堆疊體上形成硬遮罩層；在該第二區域中將該層堆疊體圖案化為臺階階梯，在該第二區域中對該層堆疊體的該圖案化去除掉該層堆疊體在該第二區域中的部分並且在該第二區域中形成空間；在該第一區域和該第二區域中沉積絕緣填充材料，該絕緣填充材料填充該第 二區域中的該空間；將該絕緣填充材料減薄，直到暴露出該硬遮罩層為止；以及去除該硬遮罩層。
- 如請求項16所述的方法，其中，去除該硬遮罩層進一步包括：使用化學機械研磨(CMP)製程去除該硬遮罩層。
- 如請求項16所述的方法，其中，去除該硬遮罩層進一步包括：使用利用磷酸的濕式蝕刻清洗設備方案去除該硬遮罩層。
- 如請求項16所述的方法，其中，去除所述硬遮罩層進一步包括：使用化學機械研磨(CMP)製程和利用磷酸的濕式蝕刻清洗設備方案的組合去除該硬遮罩層。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/CN2020/133888 WO2022116149A1 (en) | 2020-12-04 | 2020-12-04 | Semiconductor device fabrication |
| WOPCT/CN2020/133888 | 2020-12-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TWI762160B true TWI762160B (zh) | 2022-04-21 |
| TW202224152A TW202224152A (zh) | 2022-06-16 |
Family
ID=75413898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW110102285A TWI762160B (zh) | 2020-12-04 | 2021-01-21 | 用於製作半導體裝置的方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20220181349A1 (zh) |
| CN (1) | CN112673472B (zh) |
| TW (1) | TWI762160B (zh) |
| WO (1) | WO2022116149A1 (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20140357079A1 (en) * | 2013-05-30 | 2014-12-04 | Globalfoundries Inc. | Methods of forming conductive structures using a sacrificial material during a metal hard mask removal process |
| TW201820420A (zh) * | 2016-11-29 | 2018-06-01 | 台灣積體電路製造股份有限公司 | 半導體裝置及其製造方法 |
| TW201913972A (zh) * | 2017-08-28 | 2019-04-01 | 大陸商長江存儲科技有限責任公司 | 記憶體裝置的階梯結構 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3558571B2 (ja) * | 1999-12-17 | 2004-08-25 | シャープ株式会社 | 半導体装置の製造方法 |
| KR101865566B1 (ko) * | 2011-09-08 | 2018-06-11 | 삼성전자주식회사 | 수직형 메모리 장치의 제조 방법 |
| US9337068B2 (en) * | 2012-12-18 | 2016-05-10 | Lam Research Corporation | Oxygen-containing ceramic hard masks and associated wet-cleans |
| US9224747B2 (en) * | 2014-03-26 | 2015-12-29 | Sandisk Technologies Inc. | Vertical NAND device with shared word line steps |
| KR102629347B1 (ko) * | 2016-12-08 | 2024-01-26 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| US10103169B1 (en) * | 2017-08-21 | 2018-10-16 | Sandisk Technologies Llc | Method of making a three-dimensional memory device using a multi-step hot phosphoric acid wet etch process |
| CN107591406B (zh) * | 2017-08-31 | 2018-12-18 | 长江存储科技有限责任公司 | 一种3d nand中台阶的形成方法 |
| CN208298828U (zh) * | 2018-06-04 | 2018-12-28 | 长江存储科技有限责任公司 | 三维存储器 |
| CN109524416B (zh) * | 2018-11-06 | 2021-07-06 | 长江存储科技有限责任公司 | 制造存储器件的方法及存储器件 |
| WO2020248091A1 (en) * | 2019-06-10 | 2020-12-17 | Intel Corporation | 3d memory device with top wordline contact located in protected region during planarization |
| US11411013B2 (en) * | 2020-01-08 | 2022-08-09 | Micron Technology, Inc. | Microelectronic devices including stair step structures, and related electronic devices and methods |
| CN111769115B (zh) * | 2020-06-11 | 2021-04-06 | 长江存储科技有限责任公司 | 三维存储器结构及其制备方法 |
-
2020
- 2020-12-04 WO PCT/CN2020/133888 patent/WO2022116149A1/en active Application Filing
- 2020-12-04 CN CN202080003899.6A patent/CN112673472B/zh active Active
-
2021
- 2021-01-21 TW TW110102285A patent/TWI762160B/zh active
- 2021-03-26 US US17/213,471 patent/US20220181349A1/en active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20140357079A1 (en) * | 2013-05-30 | 2014-12-04 | Globalfoundries Inc. | Methods of forming conductive structures using a sacrificial material during a metal hard mask removal process |
| TW201820420A (zh) * | 2016-11-29 | 2018-06-01 | 台灣積體電路製造股份有限公司 | 半導體裝置及其製造方法 |
| TW201913972A (zh) * | 2017-08-28 | 2019-04-01 | 大陸商長江存儲科技有限責任公司 | 記憶體裝置的階梯結構 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN112673472B (zh) | 2022-07-15 |
| CN112673472A (zh) | 2021-04-16 |
| US20220181349A1 (en) | 2022-06-09 |
| WO2022116149A1 (en) | 2022-06-09 |
| TW202224152A (zh) | 2022-06-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11329061B2 (en) | Method for improving channel hole uniformity of a three-dimensional memory device | |
| TWI820215B (zh) | 半導體結構與其製作方法 | |
| US9881794B1 (en) | Semiconductor methods and devices | |
| KR101968856B1 (ko) | 주변 트랜지스터들을 위한 에피택셜 반도체 페데스탈을 갖는 3차원 메모리 디바이스 | |
| US10483169B2 (en) | FinFET cut-last process using oxide trench fill | |
| KR101073231B1 (ko) | 불휘발성 반도체 저장 장치 및 그 제조 방법 | |
| TWI476815B (zh) | 於半導體結構中形成分離主動區域、渠溝及導線之方法以及包含其之半導體結構 | |
| TW201834215A (zh) | 三維記憶體裝置的溝槽結構 | |
| US20080113483A1 (en) | Methods of etching a pattern layer to form staggered heights therein and intermediate semiconductor device structures | |
| US9379126B2 (en) | Damascene conductor for a 3D device | |
| TWI713089B (zh) | 積體電路結構的形成方法 | |
| US10854627B1 (en) | Three-dimensional memory device containing a capped insulating source line core and method of making the same | |
| US10916556B1 (en) | Three-dimensional memory device using a buried source line with a thin semiconductor oxide tunneling layer | |
| WO2021035413A1 (en) | Vertical memory devices | |
| TWI762160B (zh) | 用於製作半導體裝置的方法 | |
| TWI832135B (zh) | 半導體裝置的形成方法 | |
| TWI773160B (zh) | 半導體元件及用於半導體元件製造的方法 | |
| CN111276483B (zh) | 三维存储器及其制造方法 | |
| US11145760B2 (en) | Structure having improved fin critical dimension control | |
| TW202203422A (zh) | 三維間距倍增 | |
| TWI782497B (zh) | 半導體裝置與其製造方法 | |
| TWI804087B (zh) | 電晶體裝置及其製造方法 |