TW201913972A - 記憶體裝置的階梯結構 - Google Patents

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Abstract

揭露一種半導體結構。半導體結構包括設置於基底之上的階梯結構。階梯結構包括複數層堆疊層，其中各堆疊層包括設置於第二材料層的一部分之上的第一材料層。階梯結構另包括複數個連接墊，其中各連接墊設置於對應的堆疊層的第二材料層的另一部分之上。

Description

記憶體裝置的階梯結構
本申請案主張於2017年8月28號提交的中國專利申請號第201710750398.4號的優先權，其全部揭示內容皆以引用的方式併入本文中。
平面記憶體單元係透過改善製程技術、電路設計、演算法程式設計與製作方法來縮小至較小的尺寸。然而，隨著記憶體單元的特徵尺寸接近下限時，平面製程與製作技術變得艱難且耗費成本，因此平面記憶體單元的記憶體密度接近上限。
3D記憶體架構可處理平面記憶體單元的密度受限的問題。3D記憶體架構包括記憶體陣列與用於控制進出記憶體陣列訊號的周邊元件。3D記憶體架構另包括水平配置於基底之上的字元線的堆疊，並具有貫穿各字元線的垂直的半導體通道。字元線與垂直半導體通道的交叉形成記憶體單元。
在此揭露用於記憶體裝置(例如3D記憶體裝置)的階梯結構的實施例。所揭露的實施例提供了包括，但不限於，良率與製作成本的改善的多個優點。
在一些實施例中，半導體結構包括設置於基底之上的階梯結構。階梯結構包括複數層堆疊層，其中各堆疊層包括設置於一第二材料層的第一部分之上的一第一材料層。階梯結構另包括分別設置於堆疊層上的複數個連接墊，其中各連接墊設置於對應的一堆疊層的第二材料層的一第二部分之上。各連接墊鄰近第一材料層對應的一側並延伸於第二材料層對應的一上表面之上。第一材料層由包括氧化矽、氧化鋁或上述組合的一絕緣材料所製成，第二材料層由一第一導電材料。連接墊由一第二導電材料所製成。第一導電材料與第二導電材料的每一個包括鎢、矽化物、鎳、鈦、鉑、鋁、氮化鈦、氮化鉭、氮化鎢或上述的組合。各堆疊層的第二材料層設置於相鄰的一堆疊層的第一材料層的一部分之上。連接墊中之一個較對應的一堆疊層的第一材料層厚，且與位於相鄰的一堆疊層上的另一連接墊絕緣。
在一些實施例中，形成半導體結構的方法包括於基底之上形成複數個堆疊層，其中各堆疊層包括設置於一第二材料層的一部分之上的一第一材料層。此方法另包括於堆疊層之上形成一硬遮罩層，於堆疊層上形成一階梯結構，以曝露出各堆疊層的第一材料層的一部分，於各堆疊層的第二材料層的一部分之上形成一連接墊，以及移除硬遮罩層的此部分。此方法另包括移除連接墊與各堆疊層的第二材料層，以於各堆疊層中形成一凹陷，於各堆疊層的凹陷中設置一導電材料，以及於階梯結構之上形成一介電層。連接墊的形成包括從各堆疊層的一側移除第二材料層的一部分以形成一凹陷，於階梯結構之上設置一材料層，填滿各堆疊層中的凹陷，以及移除材料層的一部分以於各堆疊層的此側與硬遮罩層的此部分的一側形成一間隙壁。連接墊的形成另包括以間隙壁與硬遮罩層的此部分為遮罩，移除各堆疊層的第一材料層的一部分，於階梯結構之上設置一介電層，以及移除間隙壁與介電層的一部分。於階梯結構之上設置介電層包括於第二材料層的一部分、第一材料層的一側的一部分以及間隙壁的一側的一部分之上設置介電層。移除硬遮罩層的部分以及堆疊層中的頂堆疊層的部分包括使用乾蝕刻、濕蝕刻或上述的組合。修剪遮罩堆疊包括從遮罩堆疊的一邊界朝內並遞增地移除遮罩堆疊。移除硬遮罩層的此部分包括使用具有四甲基氫氧化銨(tetramethylammonium hydroxide，TMAH)、氫氧化鉀(potassium hydroxide，KOH)、鹼(base)或上述的組合的濕蝕刻製程。形成各堆疊層與形成硬遮罩層包括使用化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、電漿輔助化學氣相沉積(plasma-enhanced chemical vapor deposition，PECVD)、低壓化學氣相沉積(low pressure chemical vapor deposition，LPCVD)、濺鍍、有機金屬化學氣相沉積(metal-organic chemical vapor deposition，MOCVD)、原子層沉積(atomic layer deposition，ALD)或上述的組合的沉積技術。
在一些實施例中，記憶體裝置包括設置於基底之上的記憶體串以及鄰近記憶體串設置的階梯結構。階梯結構包括複數層堆疊層，其中各堆疊層包括設置於一導電層的一第一部分之上的一絕緣層，其中導電層的一第二部分與絕緣層的一側表面相接觸。各堆疊層的導電層設置於相鄰的一堆疊層的絕緣層的一部分之上。導電層的第二部分較導電層的第一部分厚。
本領域的通常知識者可根據本揭露的說明書、申請專利範圍以及圖式而理解本揭露的其他方面。
儘管本文討論了具體的結構及配置，但應該理解，這僅僅是為了說明及示例的目的而完成的。相關領域的技術人員應可理解，在不脫離本揭露的精神及範圍的情況下，可以使用其他結構及配置。對於相關領域的技術人員顯而易見的是，本揭露還可以用於各種其他應用中。
值得注意的是，在說明書中對提及「一個實施例」、「一實施例」、「示範性實施例」、「一些實施例」等的引用表示所描述的實施例可以包括特定的特徵、結構或特性，但並非每個實施例都一定需要包括此特定的特徵、結構或特性，而且這些用語不一定指相同的實施例。此外，當特定特徵、結構或特性結合實施例描述時，無論是否於文中明確教示，結合其他實施例來實現這些特徵、結構或特性皆屬於相關領域的技術人員的知識範圍所及。
一般而言，術語可以至少部分地根據上、下文中的用法來理解。例如，如本文所使用的術語「一個或多個」可用於以單數意義描述任何特徵、結構或特性，或可用於描述特徵、結構或特徵的複數組合，至少可部分取決於上、下文。類似地，術語諸如「一」、「一個」或「該」也可以被理解為表達單數用法或傳達複數用法，至少可部分取決於上、下文。此外，術語「基於」也可理解為非意圖一定要表達排除原因的組合，而是可允許額外存在非必要明確描述的原因，至少可部分取決於上、下文。
應該容易理解的是，本文中的「在...上面(on)」、「在...上方 (above)」及「在...之上(over)」的含義應該以最寬泛的方式來解釋，使得「在...上」不僅意味著「直接在」某物「上」，而且還包括在某物「上」且兩者之間具有中間特徵或中間層，並且「在...上方」或「在...之上」不僅意味著「在」某物「上方」或在某物「之上」的含義，而且還可以包括其「在」某物「上方」或「之上」且其間沒有中間特徵或中間層（即，直接在某物上）的含義。
此外，為了便於描述，可以在說明書使用諸如「在...之下(beneath)」、「在...下方(below)」、「較低(lower)」、「在...上方(above)」、「較高(upper)」等空間相對術語來描述一個元件或特徵與另一個或多個元件或特徵的關係，如圖式中所表示者。除了圖式中描繪的方向之外，這些空間相對術語旨在涵蓋使用或步驟中的元件的不同方位或方向。該元件可以其他方式定向（例如以旋轉90度或以其它方向來定向），並且同樣能相應地以說明書中所使用的空間相關描述來解釋。
如本文所使用的，術語「基底」是指在其上添加後續材料層的材料。基底包括上表面與下表面。基底的上表面是形成半導體元件之處，因此半導體元件形成於基底的上側。下表面與上表面相對，因此基底下側與基底上側相對。基底本身可以被圖案化。添加在基底頂部的材料可以被圖案化或可以保持未圖案化。此外，基底可以包括多種半導體材料，例如矽、鍺、砷化鎵、磷化銦等。或者，基底可以由非導電材料製成，例如玻璃、塑料或藍寶石晶圓。
如本文所使用的，術語「層」是指一材料部分，其一區域具有一厚度。一層具有上側與下側，其中該層的下側相對地接近基底，而上側相對地遠離基底。一層的範圍可以在整個下層或上層結構上延伸，或者其範圍可以小於下層或上層結構的範圍。此外，一層可以為均勻或不均勻連續結構的一區域，其厚度可小於該連續結構的厚度。例如，一層可以設置於該連續結構的上表面及下表面之間或在該連續結構的上表面及下表面之間的任何一對水平平面之間。一層可以水平地、垂直地及/或沿著漸縮表面延伸。一基底可以為一層，其可以包括一層或多層，及/或可以在其上面及/或下面具有一層或多層。一層可以包含多層。例如，互連層可以包括一個或多個導體及接觸層（其中形成有接觸、互連線及/或通孔）以及一個或多個介電層。
如本文所使用的，術語「名義上(nominal)/名義上地(nominally)」是指在產品或製程的設計階段期間設定的組件或製程操作的特性或參數的期望值或目標值，以及高於及/或低於期望值的數值範圍。數值範圍可能由於製造工藝或公差而有輕微變化。如本文所使用的術語「約/大約」表示可能會隨著與對象半導體裝置相關聯的特定技術點而改變的給定量數值。基於特定的技術點，術語「約/大約」可以指示出給定量數值，例如在該數值的10-30%內變化（例如，該數值的±10%、±20%或±30%）。
在本揭露中，術語「水平的/水平地/橫向的/橫向地」名義上意指平行於基底的橫向表面。
如本文所使用的，術語「三維(3D)記憶體裝置」是指一種於橫向定向的基底上具有垂直定向的記憶體單元電晶體串（例如稱為「記憶體串」，諸如NAND串(NAND string)）半導體裝置，使得記憶體串相對於基底在垂直方向上延伸。如本文所使用的，術語「垂直/垂直地」名義上是指垂直於基底的橫向表面。
在一些實施例中，NAND串或3D記憶體裝置包括垂直延伸貫穿多個導體/介電質層對的半導體通道(例如矽通道)，其中半導體通道被介電質堆疊所圍繞。此多個導體/介電質層對在此也可意指為「導體/介電質交替堆疊」。導體/介電質交替堆疊的導體層可作為字元線(例如電連接至一或多個控制閘極)。字元線與半導體通道的交叉處形成一記憶體單元。垂直定向的記憶體串需要字元線與存取線之間的電性連接(例如後端製程(back end of line，BEOL)的互連接)，以為了達到讀取與寫入功能沿著記憶體串選擇一記憶體單元，其中電性連接係透過於該多個導體/介電質對形成階梯結構所提供。
依據一些實施例，三維記憶體裝置可包括複數個階梯結構，鄰近複數個記憶體串設置，並用於字元線扇出。隨著較高儲存容量的需求持續增加，階梯結構的垂直階層數量也增加，因此當將後端製程應用在階梯結構上形成互連線時，階梯結構的上部分在後端製程被曝露出的時間較階梯結構的下部分長。此在後端製程曝露時間上的差異會增加最終三維記憶體裝置的製程變異，因而導致在平衡製作良率與製程複雜度/成本上遇到困難。
在本揭露中，階梯結構意指包括一組包括至少兩水平表面(例如沿著x-y平面)以及至少兩垂直表面(例如沿著z軸)的表面。各水平表面與從水平表面的第一邊緣向上延伸的一第一垂直表面接合，並與從水平表面的第二邊緣向下延伸的一第二垂直表面接合。各水平表面可意指為階梯結構的「臺階」或「階梯」。水平方向可意指平行於基底(例如提供讓結構形成於其之上的製作平台的基底)的上表面的方向。垂直方向可意指垂直於基底的上表面的方向(例如z軸)。
階梯結構可透過使用遮罩層重複對各堆疊層蝕刻與修剪(trim)而從複數個堆疊層所形成，其中各堆疊層在本揭露中也可意指為階梯結構的「階梯層」(或SC層)。階梯結構的臺階曝露出一堆疊層(SC層)的上表面的一部分。在一些實施例中，階梯結構包括複數個堆疊層。
第1圖繪示具有形成於基底101之上的交替堆疊層與形成於交替堆疊層之上的硬遮罩層106的結構100。位於交替堆疊層中的堆疊層可包括具有位於犧牲層104之上的絕緣層102的一介電層對。在一些實施例中，犧牲層104可設置於絕緣層102之上。絕緣層102可包括氧化矽。犧牲層104可包括氮化矽。在一些實施例中，絕緣層102或犧牲層104的厚度位於10奈米(nm)與200nm之間。在一些實施例中，硬遮罩層106的厚度位於10nm與200nm之間。在一些實施例中，在交替堆疊層中的膜層可具有不同的厚度。
在一些實施例中，基底101包括用於支撐記憶體結構(例如三維記憶體結構)的任何適當材料。舉例來說，基底101可包括矽、矽鍺(silicon germanium)、碳化矽(silicon carbide)、矽覆絕緣層(silicon on insulator，SOI)、鍺覆絕緣層(germanium on insulator，GOI)、玻璃、氮化鎵(gallium nitride)、砷化鎵(gallium arsenide)、任何適當的III-V族化合物、任何其他適當材料或上述的組合。
在一些實施例中，犧牲層104可包括不同於絕緣層102的任何適當材料。舉例來說，犧牲層104可包括多晶矽(poly-crystalline silicon)、氮化矽、多晶鍺(poly-crystalline germanium)、多晶鍺矽(poly-crystalline germanium-silicon)、任何適當材料或上述的組合。在一些實施例中，犧牲層104可包括氮化矽。
絕緣層102可包括任何適當的材料，例如氧化矽或氧化鋁。
在一些實施例中，犧牲層104可為導電材料層。導電材料層可包括任何適當的導電材料。在一些實施例中，導電材料層可包括多晶矽、鎢(tungsten)、矽化物(silicide)、鎳(nickel)、鈦(titanium)、鉑(platinum)、鋁(aluminum)、氮化鈦(titanium nitride)、氮化鉭(tantalum nitride)、氮化鎢(tungsten nitride)、任何其他適合的材料或上述的組合。
在一些實施例中，硬遮罩層106可為包括多晶矽、多晶鍺、多晶鍺矽、任何適當材料或上述的組合的多晶半導體層。在一些實施例中，硬遮罩層106可為包括鈷(cobalt)、鎳、鎢、銅(copper)或銀(silver)的金屬層。在一些實施例中，硬遮罩層106可為包括矽化鈷(CoSix )、矽化鎳(NiSix )或矽化鎢(WSix )的金屬矽化物層。在一些實施例中，硬遮罩層106可為透過旋轉塗佈或自組有機分子所形成的有機金屬層。
絕緣層102、犧牲層102與硬遮罩層106的形成可包括任何適當的沉積方法，例如化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、電漿輔助化學氣相沉積(plasma-enhanced chemical vapor deposition，PECVD)、低壓化學氣相沉積(low pressure chemical vapor deposition，LPCVD)、濺鍍、有機金屬化學氣相沉積(metal-organic chemical vapor deposition，MOCVD)、原子層沉積(atomic layer deposition，ALD)、熱蒸鍍、電子束蒸鍍(e-beam evaporation)、分子束磊晶(molecular beam-epitaxy，MBE)、任何適當的沉積方法或上述的組合。在一些實施例中，絕緣層102、犧牲層104、導電材料層與硬遮罩層106各自透過CVD所形成。在一些實施例中，硬遮罩層106的形成另包括進行熱回火製程，以形成矽化物層。
第2A圖至第2B圖依據一些實施例繪示階梯結構200A與200B的剖視圖。階梯結構200A包括硬遮罩層206與複數個堆疊層(絕緣層202/犧牲層204)。各堆疊層(絕緣層202/犧牲層204)在此也可意指為一「SC層」。階梯結構200A中的臺階係透過使用遮罩堆疊(圖未示)對結構100重複進行蝕刻-修剪製程。在臺階形成之後，移除遮罩堆疊。在一些實施例中，臺階曝露出SC層的上表面的一部分。在一些實施例中，臺階曝露出SC層的一側。在一些實施例中，在重複進行蝕刻-修剪製程之後，曝露出階梯結構200A最上層的SC層的一部分，並透過硬遮罩層206覆蓋最上層的SC層的另一部分。也可進行蝕刻製程，以橫向蝕刻各SC層的犧牲層204的一部分。因此，階梯結構200B的各臺階具有一凹陷(例如凹陷220、222、224…等)。在一些實施例中，各凹陷的橫向尺寸介於10nm與300nm之間。在一些實施例中，各臺階的橫向尺寸「a」介於100nm與1500nm之間。
在一些實施例中，遮罩堆疊(第2A圖未示)可包括光阻或碳基高分子材料。在一些實施例中，可在形成階梯結構200A之後移除遮罩堆疊。蝕刻-修剪製程包括一蝕刻製程與一修剪製程。在一些實施例中，蝕刻製程包括使用任何適合的蝕刻劑(例如濕蝕刻及/或乾蝕刻)依序移除硬遮罩層106的一部分與包含有絕緣層102的一部分與犧牲層104的一部分的堆疊層的一部分。舉例來說，如第2A圖所示，在移除硬遮罩層106的一部分、絕緣層102的一部分與犧牲層104的一部分之後，形成硬遮罩層206、絕緣層202與犧牲層204。
在蝕刻製程中，相對於犧牲層104，蝕刻劑對絕緣層102具有較高的蝕刻選擇性，及/或反之亦然。在一些實施例中，相對絕緣層102與犧牲層104，蝕刻劑對硬遮罩層106具有較高的蝕刻選擇性，及/或反之亦然。因此，依據一些實施例，下方堆疊層可作為蝕刻停止層，以圖案化/蝕刻單層堆疊層。在一些實施例中，使用非等向性蝕刻(anisotropic etch)製程蝕刻絕緣層102與犧牲層104，例如反應性離子蝕刻(reactive ion etch，RIE)或其他乾蝕刻製程。在一些實施例中，蝕刻劑包括四氟化碳(CF4 )基氣體或六氟乙烷(C2 F6 )基氣體。在一些實施例中，蝕刻劑包括磷酸(phosphoric acid)，並可用於同時移除絕緣層102與犧牲層104。在此所提到的移除堆疊層的方法與蝕刻劑為例示。其他方法與蝕刻劑也可在本揭露的精神與範圍中。
修剪製程包括在平行於基底的表面的方向上對遮罩堆疊進行適當的蝕刻製程(例如等向性(isotropic)乾蝕刻或濕蝕刻)。遮罩堆疊係從遮罩堆疊的邊界朝內並遞增地蝕刻。修剪的遮罩堆疊的數量可與階梯結構200A的各臺階的橫向尺寸「a」相關。
用於形成凹陷結構(例如凹陷220、222、224…等)的製程使用與上述用於移除犧牲層104的蝕刻技術類似的蝕刻製程。在一些實施例中，此製程蝕刻犧牲層204的蝕刻速率較蝕刻絕緣層202或硬遮罩層206的蝕刻速率高。
第3圖依據一些實施例繪示具有一材料層310設置於其上的階梯結構300的剖視圖。材料層310均勻地設置於階梯結構200B上，包括設置於硬遮罩層206的上表面、硬遮罩層206的一側、階梯結構200B的各SC層(例如各臺階)的上表面以及各SC層的凹陷上。在一些實施例中，材料層310填滿階梯結構200B的各凹陷。材料層310可由與硬遮罩層106類似的材料所製成，其中材料層310的形成可類似於硬遮罩層106的形成。在一些實施例中，材料層310的厚度較犧牲層204的厚度厚。在一些實施例中，材料層310的厚度較SC層的厚度薄。
第4圖依據一些實施例繪示具有間隙壁410的階梯結構400的剖視圖。各間隙壁410形成於階梯結構300的各SC層的一側。在一些實施例中，間隙壁410形成於硬遮罩層206的一側。間隙壁410透過使用與移除硬遮罩層106相似的技術從階梯結構300移除材料層310的一部分所形成。在一些實施例中，材料層310從階梯結構300的上表面與硬遮罩層206的上表面移除。在一些實施例中，間隙壁410填滿階梯結構300的各SC層的凹陷(例如凹陷220、222或224)。在一些實施例中，間隙壁410覆蓋階梯結構300的各SC層的犧牲層204的一側。在一些實施例中，間隙壁410覆蓋階梯結構300的各SC層的絕緣層202的一側的一部分。在一些實施例中，間隙壁410與硬遮罩層106由相同材料製成。
第5圖依據一些實施例繪示在移除絕緣層202一部分之後的階梯結構500的剖視圖。在第5圖中，以間隙壁410與硬遮罩層206為遮罩移除階梯結構400的各SC層的絕緣層202的一部分。在使用與移除絕緣層102類似的技術移除絕緣層202的此部分之後，形成絕緣層502。如第5圖所示，階梯結構500的各SC層曝露出犧牲層204的上表面的一部分以及各SC層的間隙壁410。在一些實施例中，階梯結構500的各SC層的絕緣層502的一側被曝露出。
第6圖依據一些實施例繪示具有介電層620設置於其上的階梯結構600的剖視圖。介電層620覆蓋階梯結構500的上表面與階梯結構500的一側的一部分。在一些實施例中，介電層620覆蓋階梯結構500的各間隙壁410的一部分。在一些實施例中，介電層620覆蓋硬遮罩層206的上表面、犧牲層204的上表面的一部分以及階梯結構500的各SC層的絕緣層502的一側的一部分。在一些實施例中，介電層620在階梯結構500上具有不佳的臺階覆蓋率。舉例來說，不佳的臺階覆蓋率包括介電層620在階梯結構600的一側處的厚度實質上厚於介電層620在階梯結構600的上表面處的厚度。在一些實施例中，介電層620在階梯結構600的SC層之間為不連續。在一些實施例中，可曝露出間隙壁410的一部分或階梯結構600的各SC層的絕緣層502的一側的一部分。
在一些實施例中，介電層620可為氮化層，其包括氮化矽、氮氧化矽、任何適當的材料或上述的組合。在一些實施例中，介電層620與階梯結構600的犧牲層204由相同材料所製成。在一些實施例中，介電層620在階梯結構600的上表面處的厚度較階梯結構600的各SC層的絕緣層502的厚度薄。介電層620可使用沉積技術所形成，沉積技術包括，但不限於，PECVD、LPCVD、ALD、任何適當的沉積技術或上述的組合。
第7圖依據一些實施例繪示具有連接墊(landing pad)720設置於其上的階梯結構700的剖視圖。於第7圖中，從階梯結構600移除間隙壁410與介電層620的一部分。在移除間隙壁410與介電層620的此部分之後，於階梯結構700的各SC層之上形成連接墊720。如第7圖所示，連接墊720與階梯結構700的各SC層的犧牲層204相接觸。連接墊720與SC層的犧牲層204兩者均設置於另一垂直相鄰的SC層的絕緣層502的一部分之上。在一些實施例中，於硬遮罩層206之上形成連接墊720。在一些實施例中，連接墊720也可與位於另一垂直相鄰SC層上的另一連接墊720不連續。在一些實施例中，連接墊720、介電層620與犧牲層204由相同材料所製成。
間隙壁410與介電層620的此部分的移除可利用與移除硬遮罩層106與犧牲層104類似的蝕刻製程，其中蝕刻製程如上述對絕緣層502具有高蝕刻選擇性。在一些實施例中，介電層620與間隙壁410係進行超過兩個蝕刻製程，其中蝕刻製程對絕緣層具有高蝕刻選擇性。
第8圖依據一些實施例繪示具有介電層825設置於其上的階梯結構800的剖視圖。階梯結構800係透過從階梯結構700移除硬遮罩層206所形成。進一步來說，用於階梯結構800的各SC層的字元線層804係透過將階梯結構700的各臺階的連接墊720與犧牲層204置換成一或多個包括多晶矽、鎢、矽化物、鎳、鎢、鈦、鉑、鋁、氮化鈦、氮化鉭、氮化鎢、任何其他適當材料或上述的組合的導電材料層。如第8圖所示，字元線層804包括連接墊820與導電層840。SC層的字元線層804設置於另一垂直相鄰SC層的絕緣層502的一部分之上。在一些實施例中，字元線層804在水平方向(例如x方向)上的長度較另一垂直相鄰SC層的絕緣層502的長度短。於一些實施例中，連接墊820較絕緣層502厚，且與設置於另一垂直相鄰SC層上的另一連接墊820絕緣。介電層825設置於階梯結構700上。階梯結構800中包含有連接墊820與導電層840的各字元線層804可控制位於記憶體裝置(例如3D記憶體裝置)的堆疊儲存區中的記憶體串的一部分。在一些實施例中，階梯結構800的各字元線層804為記憶體裝置的一字元線，其中導電層840與記憶體裝置的記憶體串的一部分相接觸，且連接墊820與絕緣層502的一側的一部分相接觸。在一些實施例中，字元線層804的連接墊820的厚度較字元線層804的導電層840的厚度厚。在一些實施例中，階梯結構800的各臺階的字元線層804的邊緣具有連接墊820，其中連接墊820與導電層840由相同或不同的導電材料所製成。
在一些實施例中，使用濕蝕刻製程移除階梯結構700的硬遮罩層206。在一些實施例中，用於濕蝕刻製程的蝕刻劑包括四甲基氫氧化銨(tetramethylammonium hydroxide，TMAH)。在一些實施例中，在濕蝕刻製程之後，將位於硬遮罩層206之上的連接墊720掀離。在一些實施例中，使用與移除硬遮罩層106類似的技術移除硬遮罩層206。
在一些實施例中，將各SC層的連接墊720與犧牲層204置換為導電材料包括透過從各SC層移除連接墊720與犧牲層204於各SC層中形成一或多個凹陷，以及隨後於此一或多個凹陷中填滿一或多個導電材料層。連接墊720或犧牲層204的移除可與移除犧牲層104的技術類似。在一些實施例中，連接墊720的移除使用與移除犧牲層204不同的技術。導電材料的填入可與沉積金屬硬遮罩層106的技術類似。在一些實施例中，由移除連接墊720所形成凹陷的填入係使用與由移除犧牲層204所形成另一凹陷的填入不同的技術及/或導電材料。
在一些實施例中，介電層825的形成使用與形成絕緣層102或犧牲層104類似的技術。在一些實施例中，介電層825的形成使用旋轉塗佈製程。在一些實施例中，介電層825包括任何適當的介電材料，如氧化矽或旋塗介電材料(spin-on-dielectric material)。在一些實施例中，介電層825的形成另包括平坦化製程，如化學機械平坦(chemical-mechanical planarization，CMP)。在一些實施例中，介電層825由與絕緣層102或犧牲層104相同的材料所製成。在一些實施例中，介電層825設置於階梯結構800的各臺階上。
第9圖依據一些實施例繪示形成記憶體裝置(例如3D記憶體裝置)的方法900的流程圖。方法900的步驟可用於形成如第1圖至第8圖所示的記憶體裝置結構。方法900所示的步驟並非窮舉的，並且也可以在所示步驟之前、之後或者之間執行其它步驟。在一些實施例中，示例方法900的一些步驟可以被省略或可以包括為簡單起見此處未描述的其它步驟。在一些實施例中，方法900的步驟可按照不同循序執行和/或可以存在變化。
在步驟910中，可於基底之上形成交替堆疊層與硬遮罩層。基底可包括用於形成記憶體結構，例如3D記憶體裝置，的任何適當材料。舉例來說，基底可包括矽、矽鍺、碳化矽、SOI、GOI、玻璃、氮化鎵、砷化鎵、塑膠板及/或其他適當的III-V族化合物。
在步驟910中，交替堆疊層中的堆疊層可包括具有一第一材料層與一第二材料層的一介電層對。在一些實施例中，第一材料層可為絕緣層。第二材料層可為犧牲層或導電材料層。犧牲層可包括如氮化矽、多晶矽、多晶鍺、多晶鍺矽、任何適當材料或上述的組合的材料。絕緣層可包括氧化矽、氧化鋁或其他適當的材料。導電材料層可包括鎢、氮化鈦、氮化鉭、氮化鎢、任何適當材料或上述的組合。絕緣層、犧牲層與導電材料層中的每一個可包括由一或多個薄膜沉積製程所形成的材料，薄膜沉積製程包括，但不限於，CVD、PVD、ALD或上述的任何組合。
硬遮罩層可為包括多晶矽的多晶半導體層。在一些實施例中，硬遮罩層可為如鈷、鎳、鎢、銅或銀的金屬層。在一些實施例中，硬遮罩層可為包括矽化鈷(CoSix )、矽化鎳(NiSix )或矽化鎢(WSix )的矽化物層。在一些實施例中，硬遮罩層可為有機材料層。硬遮罩層可由與形成交替堆疊層類似的技術所形成。在一些實施例中，硬遮罩層的形成包括熱回火製程。
在步驟920中，形成階梯結構，其中凹陷階梯結構中的各堆疊層的一層。階梯結構的各臺階可透過使用遮罩堆疊重複進行蝕刻-修剪製程所形成。在一些實施例中，遮罩堆疊可包括光阻或碳基高分子材料。蝕刻-修剪製程包括一蝕刻製程與一修剪製程。在一些實施例中，蝕刻製程蝕刻硬遮罩層的一部分與堆疊層的一部分。在一些實施例中，蝕刻製程蝕刻硬遮罩層的一部分與複數個堆疊層的一部分。在一些實施例中，一或多個蝕刻劑使用在蝕刻製程中，且各蝕刻劑對第一材料層的蝕刻速率高於對第二材料層或硬遮罩層的蝕刻速率。在一些實施例中，此一或多個蝕刻劑對第一材料層、第二材料層與硬遮罩層中之一個的蝕刻速率高於對第一材料層、第二材料層與硬遮罩層中的其他兩個的蝕刻速率。在一些實施例中，由於第一材料層與第二材料層之間的高蝕刻選擇性允許蝕刻製程停止在交替堆疊層的一堆疊層的表面上，因此蝕刻製程可控制階梯結構的臺階的形成。
修剪製程包括遮罩堆疊的適當蝕刻(例如等向性乾蝕刻或濕蝕刻)，並且在平行於基底表面的方向上進行。修剪的遮罩堆疊的數量可與階梯結構的橫向尺寸相關。在重複的蝕刻-修剪製程之後，所產生的階梯結構包括複數個堆疊層(或複數個SC層)。在一些實施例中，階梯結構包括複數個臺階，其中各臺階曝露出各SC層的一側與上表面的一部分。在一些實施例中，各臺階的高度為一階，與一SC層的厚度相同。
再者，在步驟920中，凹陷各SC層的一層。凹陷製程使用與蝕刻交替堆疊層類似的技術。在一些實施例中，凹陷各SC層的犧牲層係使用凹陷製程。在一些實施例中，凹陷製程蝕刻各SC層的犧牲層，並對各SC層的絕緣層與硬遮罩層具有高蝕刻選擇性。因此，階梯結構包括複數個臺階，其中由一臺階所曝露出的一SC層具有橫向凹陷結構。階梯結構的形成如上述有關第2A圖與第2B圖的描述。
在步驟930中，於階梯結構的各臺階的一側形成間隙壁。於階梯結構上設置一材料層。在一些實施例中，材料層填滿位於各SC層中的凹陷。在一些實施例中，材料層均勻地設置於階梯結構上。在一些實施例中，材料層由與硬遮罩層類似的材料所製成。在一些實施例中，材料層的形成使用與形成硬遮罩層類似的技術。
進一步來說，在步驟930中，移除材料層的一部分，以於各SC層的一側形成間隙壁。材料層的移除使用與移除硬遮罩層類似的技術。在一些實施例中，材料層從各SC層的頂部完全移除。在一些實施例中，材料層從硬遮罩層的頂部完全移除。在一些實施例中，間隙壁填滿各SC層的凹陷。間隙壁與硬遮罩層可由相同材料所製成。間隙壁的形成如上述有關第3圖至第4圖的描述。
在步驟940中，以間隙壁與硬遮罩層為遮罩，移除各SC層的一層的一部分。在一些實施例中，移除各SC層的絕緣層的一部分。各SC層的此層的此部分的移除使用與移除交替堆疊層類似的技術。步驟940的範例如上述有關第5圖的描述。
在步驟950中，於階梯結構的各堆疊層處形成一連接墊。介電層設置並覆蓋階梯結構的上表面與一側的一部分，包括各間隙壁的一側的一部分與各SC層的絕緣層的一側。在階梯結構的一側的介電層實質上比位於階梯結構的上表面的介電層薄。在一些實施例中，介電層在階梯結構之間的臺階之間為不連續。介電層可為氮化層。在一些實施例中，介電層與犧牲層由相同材料所製成，其中形成介電層使用與形成犧牲層類似的技術。
步驟950另包括移除介電層的一部分與間隙壁，以於各SC層上形成連接墊。間隙壁與介電層的移除使用與用於從交替堆疊層與硬遮罩層形成階梯結構的蝕刻製程相似的蝕刻製程。在一些實施例中，介電層從各SC層的一側完全移除。在一些實施例中，在移除間隙壁與介電層的此部分，殘留在各SC層上的介電層形成連接墊。連接墊與犧牲層可由相同材料所製成。連接墊的形成如上述有關第6圖至第7圖的描述。
在步驟960中，在階梯結構的各層處形成字元線層。舉例來說，可使用蝕刻製程移除位於階梯結構的上表面上的硬遮罩層。蝕刻製程可包括使用TMAH的濕蝕刻製程。在一些實施例中，蝕刻製程掀離位於硬遮罩層的頂部的連接墊。步驟960另包括透過將連接墊與各SC層的絕緣層的每一個置換為一或多個導電材料，形成記憶體裝置(3D記憶體裝置)的字元線。此置換從透過移除連接墊與各SC層的絕緣層而於臺階的各SC層處形成凹陷開始。此一或多個導電材料設置於各SC層的凹陷中，以於階梯結構中形成字元線。在形成各字元線之後，在用於後端製程互連線製程的階梯結構之上設置介電層。
以上對具體實施例的描述將充分揭示本揭露內容的一般性質，其他人可以通過應用相關領域技術範圍內的知識，輕易地將特定實施例調整及/或修改於各種應用，而無需過度實驗與背離本揭露內容的一般概念。因此，基於這裡給出的教導及指導，這樣的修改及調整仍應屬於本揭露的實施例的均等意涵及範圍內。應該理解的是，本文中的措辭或術語是為了描述的目的而非限制的目的，使得本說明書的術語或措辭將由相關領域技術人員根據教導及指導來解釋。
以上本揭露的實施例已借助於功能構建塊來描述，該功能構建塊示出了特定功能及其關係的實現。為了描述的方便，這些功能構建塊的邊界/範圍在本文中係被任意的定義，在適當地實現所指定的功能及關係時，可以定義出替代邊界/範圍。
發明內容及摘要部分可以闡述出發明人所設想的本揭露的一個或多個的示範性實施例，但並非全部的示範性實施例，並且因此並非意圖以任何方式限制本揭露內容及所附申請專利範圍。
本揭露的廣度及範圍不應受上述任何示範性實施例所限制，而應僅根據以下申請專利範圍及其均等物來限定。
101‧‧‧基底
102、502‧‧‧絕緣層
104‧‧‧犧牲層
106、206‧‧‧硬遮罩層
200A、200B、300、400、500、600、700、800‧‧‧階梯結構
202‧‧‧絕緣層
204‧‧‧犧牲層
220、222、224‧‧‧凹陷
310‧‧‧材料層
410‧‧‧間隙壁
620、825‧‧‧介電層
720、820‧‧‧連接墊
804‧‧‧字元線層
840‧‧‧導電層
900‧‧‧方法
910、920、930、940、950、960‧‧‧步驟
所附圖式併入本文並構成說明書的一部分，其例示出了本揭露所揭示的實施例，並且進一步與詳細說明一起用於解釋本揭露所揭示的原理，以使相關領域的技術人員能夠製作及使用本揭露所揭示的內容。 第1圖依據一些實施例繪示位於基底之上的硬遮罩層與複數個介電層對的剖視圖。 第2A圖依據一些實施例繪示階梯結構的剖視圖。 第2B圖依據一些實施例繪示階梯結構的剖視圖。 第3圖依據一些實施例繪示具有材料層設置於其中的階梯結構的剖視圖。 第4圖依據一些實施例繪示具有間隙壁的階梯結構的剖視圖。 第5圖依據一些實施例繪示在絕緣層的移除之後的階梯結構的剖視圖。 第6圖依據一些實施例繪示具有介電層設置於其上的階梯結構的剖視圖。 第7圖依據一些實施例繪示具有連接墊設置於其上的階梯結構的剖視圖。 第8圖依據一些實施例繪示具有介電層設置於其上的階梯結構的剖視圖。 第9圖依據一些實施例繪示形成記憶體裝置的方法的流程圖。

Claims (20)

  1. 一種半導體結構，包括： 一基底；以及 一階梯結構，設置於該基底之上，其中該階梯結構包括： 複數層堆疊層，各該堆疊層包括一第一材料層，設置於一第二材料層的第一部分之上；以及 複數個連接墊，分別設置於該複數層堆疊層上，各連接墊設置於對應的一該堆疊層的該第二材料層的一第二部分之上。
  2. 如請求項1所述的半導體結構，其中各該連接墊鄰近該第一材料層對應的一側。
  3. 如請求項1所述的半導體結構，其中各該連接墊延伸於該第二材料層對應的一上表面之上。
  4. 如請求項1所述的半導體結構，其中該第一材料層包括一絕緣材料，該第二材料層包括一第一導電材料，且各該連接墊包括一第二導電材料。
  5. 如請求項4所述的半導體結構，其中該第一導電材料與該第二導電材料相同或不同。
  6. 如請求項4所述的半導體結構，其中： 該絕緣材料層包括氧化矽、氧化鋁或上述的組合；以及 該第一導電材料層與該第二導電材料層中的每一個包括鎢、矽化物、鎳、鈦、鉑、鋁、氮化鈦、氮化鉭、氮化鎢或上述的組合。
  7. 如請求項1所述的半導體結構，其中各該堆疊層的該第二材料層設置於相鄰的一該堆疊層的該第一材料層的一部分之上。
  8. 如請求項7所述的半導體結構，其中該複數個連接墊中之一個較對應的一該堆疊層的該第一材料層厚，且與位於相鄰的一該堆疊層上的另一該連接墊絕緣。
  9. 一種形成一半導體結構的方法，包括： 於一基底之上形成複數個堆疊層，其中各該堆疊層包括一第一材料層，設置於一第二材料層之上； 於該複數個堆疊層之上形成一硬遮罩層； 於該複數個堆疊層上形成一階梯結構，以曝露出各該堆疊層的該第一材料層的一部分； 於各該堆疊層的該第二材料層的一部分上形成一連接墊；以及 移除該硬遮罩層的該部分。
  10. 如請求項9所述的方法，另包括： 移除該連接墊與各該堆疊層的該第二材料層，以於各該堆疊層中形成一凹陷； 於各該堆疊層的該凹陷中設置一導電材料；以及 於該階梯結構之上形成一介電層。
  11. 如請求項9所述的方法，其中形成該連接墊包括： 從各該堆疊層的一側移除該第二材料層的一部分，以形成一凹陷； 於該階梯結構之上設置一材料層，填滿各該堆疊層中的該凹陷；以及 移除該材料層的一部分，以於各該堆疊層的該側與該硬遮罩層的該部分的一側形成一間隙壁。
  12. 如請求項11所述的方法，其中形成該連接墊另包括： 以該間隙壁與該硬遮罩層的該部分為一遮罩，移除各該堆疊層的該第一材料層的一部分； 於該階梯結構之上設置一介電層；以及 移除該間隙壁與該介電層的一部分。
  13. 如請求項12所述的方法，其中於該階梯結構之上設置該介電層包括於該第二材料層的一部分、該第一材料層的一側的一部分以及該間隙壁的一側的一部分之上設置該介電層。
  14. 如請求項9所述的方法，其中移除該硬遮罩層的該部分以及該複數個堆疊層中的該頂堆疊層的該部分包括透過乾蝕刻、濕蝕刻或上述的組合移除該硬遮罩層的該部分以及該頂堆疊層的該部分。
  15. 如請求項9所述的方法，其中修剪該遮罩堆疊包括從該遮罩堆疊的一邊界朝內並遞增地移除該遮罩堆疊。
  16. 如請求項9所述的方法，其中移除該硬遮罩層的該部分包括透過使用四甲基氫氧化銨、氫氧化鉀、鹼或上述的組合的一濕蝕刻製程，移除該硬遮罩層的該部分。
  17. 如請求項9所述的方法，其中形成各該堆疊層與形成該硬遮罩層包括使用化學氣相沉積、物理氣相沉積、電漿輔助化學氣相沉積、低壓化學氣相沉積、濺鍍、有機金屬化學氣相沉積、原子層沉積或上述的組合。
  18. 一種記憶體裝置，包括： 一基底； 一記憶體串，設置於該基底之上；以及 一階梯結構，鄰近該記憶體串設置，其中該階梯結構包括： 複數層堆疊層，各該堆疊層包括一絕緣層，設置於一導電層的一第一部分之上，其中該導電層的一第二部分與該絕緣層的一側表面相接觸。
  19. 如請求項18的記憶體裝置，其中各該堆疊層的該導電層設置於相鄰的一該堆疊層的該絕緣層的一部分之上。
  20. 如請求項18的記憶體裝置，其中該導電層的該第二部分較該導電層的該第一部分厚。
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