CN113192966B - 3d存储器件及其制造方法 - Google Patents
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Abstract
本申请公开了一种3D存储器件及其制造方法，该制造方法包括：在衬底上形成叠层结构，包括交替堆叠的层间牺牲层与介质层；在叠层结构表面形成掩模层；基于掩模层刻蚀叠层结构以形成多个台阶，至少层间牺牲层的侧壁被暴露；在牺牲层的侧壁形成隔离部，隔离部与介质层将层间牺牲层包围；以及采用刻蚀剂去除掩模层。该制造方法通过利用隔离部与介质层构成包围层间牺牲层，从而达到了在去除掩模层的过程中，保护层间牺牲层的目的。
Description
技术领域
本发明涉及存储器技术，更具体地，涉及3D存储器件及其制造方法。
背景技术
半导体技术的发展方向是特征尺寸的减小和集成度的提高。对于存储器件而言，存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。
为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。该3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。在形成3D存储器件的台阶结构时，需要利用掩模层，在形成台阶结构之后，需要将掩模层去除。在现有技术中，通常采用硫酸与双氧水混合体系(SPM)对掩模层进行刻蚀，然而，使用SPM去除掩模层不仅效率慢，还会对层间牺牲层造成损伤，不利于大批量生产与后续制造过程。
因此，希望进一步改进3D存储器件的制造工艺，从而提高3D存储器件的良率。
发明内容
本发明的目的是提供一种改进的3D存储器件及其制造方法，通过利用隔离部与介质层构成包围层间牺牲层，从而达到了在去除掩模层的过程中，保护层间牺牲层的目的。
根据本发明的一方面，提供了一种3D存储器件的制造方法，包括：在衬底上形成叠层结构，包括交替堆叠的层间牺牲层与介质层；在所述叠层结构表面形成掩模层；基于所述掩模层刻蚀所述叠层结构以形成多个台阶，至少所述层间牺牲层的侧壁被暴露；在所述牺牲层的侧壁形成隔离部，所述隔离部与所述介质层将所述层间牺牲层包围；以及采用刻蚀剂去除所述掩模层。
可选地，在去除所述掩模层的步骤中，所述隔离部与所述介质层共同作为刻蚀停止层保护所述牺牲层。
可选地，所述层间牺牲层相对的第一表面与第二表面被相邻的所述介质层覆盖。
可选地，所述掩模层的材料包括金属氧化物，其中，采用刻蚀剂去除所述掩模层的步骤包括采用湿法刻蚀工艺去除所述掩模层。
可选地，所述刻蚀剂包括磷酸。
可选地，所述刻蚀剂还包括氢氟酸。
可选地，所述层间牺牲层包括氮化物层，所述介质层包括氧化物层。
可选地，形成多个隔离部的步骤包括：将所述牺牲层暴露的部分氧化。
可选地，形成多个隔离部的步骤包括：在所述牺牲层在所述台阶位置暴露的部分形成氧化层。
可选地，在去除所述掩模层后，所述制造方法还包括：形成覆盖所述台阶的填充层。
可选地，在形成所述填充层后，所述制造方法还包括：形成穿过所述叠层结构的多个沟道柱；以及将所述层间牺牲层替换为栅极导体层。
根据本发明的另一方面，提供了一种3D存储器件，包括：衬底；叠层结构，位于所述衬底上，包括交替堆叠的栅极导体层与介质层，所述叠层结构具有多个台阶；多个隔离部，所述隔离部位于所述台阶，并覆盖所述栅极导体层的侧壁，所述隔离部与所述介质层将相应所述栅极导体层包围；以及穿过所述叠层结构的多个沟道柱。
根据本发明实施例的3D存储器件及其制造方法，通过用隔离部与介质层构成包围层间牺牲层的刻蚀停止层，从而在采用刻蚀剂去除掩模层的步骤中达到了保护层间牺牲层的目的。
进一步的，相对于干法刻蚀工艺而言，采用湿法刻蚀工艺去除金属氧化物掩模层不易造成刻蚀设备腔体的污染。
因此，根据本发明实施例的3D存储器件及其制造方法提高了产品良率和可靠性。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。
图1a和1b分别示出了3D存储器件的存储单元串的电路图和结构示意图。
图2示出了3D存储器件的透视图。
图3至图7示出了相关技术中的3D存储器件制造方法的各个阶段的结构图。
图8至图11示出了本发明实施例的3D存储器件制造方法的各个阶段的结构图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
如图1a所示，存储单元串100的第一端连接至位线(Bit-Line,BL)，第二端连接至源极线(Source Line,SL)。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管(漏极侧选择晶体管)Q1、存储晶体管M1至M4以及第二选择晶体管(源极侧选择晶体管)Q2。第一选择晶体管Q1的栅极连接至漏极选择栅线(SelectionGate for Drain,SGD)，又称顶部栅选择线。第二选择晶体管Q2的栅极连接至源极选择栅线(Selection Gate for Source,SGS)，又称底部栅选择线。存储晶体管M1至M4的栅极分别连接至字线(Word-Line)WL1至WL4的相应字线。
如图1b所示，存储单元串100的选择晶体管Q1和Q2分别包括顶部栅极导体层122和底部栅极到体层123，存储晶体管M1至M4分别包括栅极导体层121。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110与栅叠层结构相邻或者贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体层121与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道层111之间夹有栅介质层114，从而形成选择晶体管Q1和Q2。
在该实施例中，沟道层111例如由多晶硅组成，隧穿介质层112和栅介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体层121、122和123由金属组成，例如钨。沟道层111用于提供控选择晶体管和控制晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和控制晶体管的类型相同。例如，对于N型的选择晶体管和控制晶体管，沟道层111可以是N型掺杂的多晶硅。
在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和栅介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和栅介质层114形成围绕半导体层的叠层结构。
在该实施例中，选择晶体管Q1和Q2、存储晶体管M1至M4使用公共的沟道层111和栅介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成选择晶体管Q1和Q2的半导体层和栅介质层以及存储晶体管M1至M4的半导体层和栅介质层。在沟道柱110中，选择晶体管Q1和Q2的半导体层与存储晶体管M1至M4的半导体层彼此电连接。
在一些其他实施例中，选择晶体管Q1也可以制作成如存储晶体管M1至M4那样的结构，具体为在沟道柱110的上部，栅极导体层121与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介质层114，从而形成选择晶体管Q1。由于选择晶体管Q1与存储晶体管M1至M4的结构相同，从而可以简化沟道柱的形成工艺。
在写入操作中，存储单元串100利用FN隧穿效应将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，源极选择栅线SGS偏置到大约零伏电压，使得对应于源极选择栅线SGS的选择晶体管Q2断开，漏极选择栅线SGD偏置到高电压VDD，使得对应于漏极选择栅线SGD的选择晶体管Q1导通。进一步地，位线BL2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。
在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。
图2示出3D存储器件的透视图。其中，X、Y、Z分别表示3D存储器器件的长度方向、宽度方向以及高度方向，为了清楚起见，在图2中未示出3D存储器件中的各个绝缘层。
在该实施例中示出的3D存储器件包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计64个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
在3D存储器件中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体层121、122和123。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构120。在图中未示出层间绝缘层。
沟道柱110的内部结构如图1b所示，在此不再进行详细说明。在沟道柱110的中间部分，栅极导体层121与沟道柱110内部的沟道层111、隧穿介质层112、电荷存储层113和栅介质层114一起，形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道柱110内部的沟道层111和栅介质层114一起，形成选择晶体管Q1和Q2。
沟道柱110贯穿栅叠层结构120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线BL1至BL4之一)，第二端共同连接至衬底101，第二端经由衬底100形成共源极连接。
漏极侧选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)107分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条漏极选择栅线(即漏极选择栅线SGD1至SGD4之一)。
存储晶体管M1和M4的栅极导体121按照不同的层面分别连接成一体。如果存储晶体管M1和M4的栅极导体121由栅线缝隙107分割成不同的栅线，则同一层面的栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条字线(即字线WL1至WL4之一)。
源极侧选择晶体管Q2的栅极导体连接成一体。如果源极侧选择晶体Q2的底部栅极导体层123由栅线缝隙107分割成不同的栅线，则栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条源极选择线SGS。
图3至图7示出了相关技术中的3D存储器件制造方法的各个阶段的结构图，其中，图3至图7是沿图2中的AA线所截取的。
如图3所示，在制造3D存储器件的过程中，需要利用位于衬底101上的叠层结构150(绝缘叠层结构)形成多个台阶S1至S6。其中，叠层结构150由交替堆叠的多个介质层151与多个层间牺牲层152构成。衬底101例如是单晶硅衬底，层间牺牲层152与介质层151具有较高的刻蚀选择比，以便于在后续工艺中将层间牺牲层152替换为栅极导体层，例如介质层151的材料包括但不限于氧化硅，层间牺牲层152的材料包括但不限于氮化硅。掩模层102的材料为金属氧化物，例如氧化铝等。
在形成多个台阶S1至S6的步骤中，需要先在叠层结构150表面形成掩模层102，然后基于掩模层102刻蚀叠层结构150以形成多个台阶S1至S6，其中，每一级台阶均由至少一个介质层151和一个层间牺牲层152构成，且至少层间牺牲层152的侧壁被暴露，每一个层间牺牲层152相对的上下表面被相邻的介质层151全面或部分覆盖。
在形成多个台阶S1至S6之后，需要采用湿法刻蚀工艺去除掩模层102。为了提高去除掩模层102的效率，可以采用磷酸、氢氟酸等刻蚀剂代替SPM。然而，由于磷酸、氢氟酸等物质对氮化物的层间牺牲层152也具有较高腐蚀性，因此需要形成覆盖台阶S1至S6的填充层103，以对暴露的层间牺牲层152进行保护，如图4所示。在该步骤中，例如采用沉积工艺形成覆盖衬底101、叠层结构150以及掩模层102的填充层103，其中，填充层103的材料例如为氧化物。进一步的，采用干法刻蚀工艺去除部分填充层103形成开口104以将掩模层102暴露，如图5所示。进一步的，采用化学机械研磨工艺去除部分掩模层102与填充层103，使得掩模层102与填充层103平齐，如图6所示。最后，采用湿法刻蚀工艺去除剩余的掩模层102。
在上述过程中，在采用了干法刻蚀工艺去除填充层103时，刻蚀停止于掩模层102上，干法刻蚀中的刻蚀气体同样会对掩模层102造成损伤，形成多个贯穿掩模层102的小孔，更进一步地对掩模层102下方的介质层151、层间牺牲层152造成损伤。如此一来，在采用湿法刻蚀工艺去除掩模层102的过程中，刻蚀剂会沿着小孔接触到掩模层102下方的层间牺牲层152，从而使得该层的层间牺牲层152被刻蚀，该层上方的介质层151也会被剥落，最终仅余下台阶S1至S5。
此外，在采用干法刻蚀工艺和化学机械研磨工艺去除填充层103时，工艺步骤均停止于掩模层102上，对掩模层102造成一定损伤，产生一些金属氧化物碎屑，这些碎屑会对刻蚀等设备的腔体造成金属污染，减少设备的实用寿命并对设备中加工的半导体结构产生不利影响。因此需要改进去除掩模层102的工艺，在保证刻蚀速率的前提下，保护层间牺牲层152，并且改善设备腔体被污染的问题。
图8至图11示出了本发明实施例的3D存储器件制造方法的各个阶段的结构图，其中，图8、图10至图11是沿图2中的AA线所截取的，图9是沿图2中的BB线所截取的。
在形成如图3所示的多个台阶S1至S6之后，形成多个隔离部140，如图8与图9所示。其中，每个隔离部140位于相应层间牺牲层152被暴露的部分，并且隔离部140与介质层151将相应层间牺牲层152包围。
在该步骤中，例如采用氧化工艺将层间牺牲层152暴露的部分氧化，氧化工艺例如是现场水汽生成(in—situ steam generation，ISSG)。在一些其他实施例中，还可以在相应层间牺牲层152被暴露的表面形成氧化层以作为隔离部140，该氧化层例如为抗蚀剂保护氧化物层(Resist Protection Oxide，RPO)。隔离部的尺寸d约为5～10nm。
在形成隔离部140之后，采用湿法刻蚀工艺去除掩模层102，此时，隔离部140与介质层151包围着层间牺牲层152，并且由于掩模层102未被干法刻蚀工艺损伤，不会产生通往层间牺牲层151的小孔，因此在采用磷酸、氢氟酸去除掩模层102的过程中，会保存较为完整的层间牺牲层152，台阶的数量也没有减少。与此同时，由于掩模层102未被干法刻蚀和化学机械研磨工艺损伤，并未产生金属氧化物碎屑，从而改善了设备腔体清洁问题。
进一步的，形成覆盖台阶的填充层103以及形成穿过叠层结构的多个沟道柱110，如图10所示。其中，填充层103的材料包括但不限于氧化硅，沟道柱110的结构可参照图1b的描述，此处不再赘述。
进一步的，将层间牺牲层152替换为栅极导体层121、122、123，如图11所示。
在该步骤中，例如先对叠层结构150进行各向异性蚀刻，各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使刻蚀停止在衬底101附近形成如图2所示的多个栅线隙107。之后例如利用湿法腐蚀工艺经多个栅线隙107去除牺牲层152，在相邻两层介质层151之间形成间隙，然后在栅线隙107、间隙中填充导电材料，导电材料包括但不限于金属钨，最后采用回刻蚀工艺，重新形成栅线隙107，剩余在间隙107中的导电材料构成栅极导体层121、122、123。
在该步骤中，层间牺牲层被替换为栅极导体层121、122、123，栅极导体层121、122、123与介质层151形成了栅叠层结构120。由于隔离部140与介质层151均为氧化物，在去除层间牺牲层152的过程中，刻蚀剂对隔离部140与介质层151的影响较小。隔离部140与介质层151共同包围栅极导体层121、122、123，从而保护了栅极导体层121、122、123。之后再形成多个导电通道得到如图2所示的3D存储器件。
根据本发明实施例的3D存储器件及其制造方法，通过用隔离部与介质层构成包围层间牺牲层的刻蚀停止层，从而在采用刻蚀剂去除掩模层的步骤中达到了保护层间牺牲层的目的。
进一步的，相对于干法刻蚀工艺而言，采用湿法刻蚀工艺去除金属氧化物掩模层不易造成刻蚀设备腔体的污染。
因此，根据本发明实施例的3D存储器件及其制造方法提高了产品良率和可靠性。
在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。
Claims (12)
1.一种3D存储器件的制造方法，其特征在于，包括：
在衬底上形成叠层结构，包括交替堆叠的层间牺牲层与介质层；
在所述叠层结构表面形成掩模层；
基于所述掩模层刻蚀所述叠层结构以形成多个台阶，至少所述层间牺牲层的侧壁被暴露；
在所述牺牲层的侧壁形成隔离部，所述隔离部与所述介质层将所述层间牺牲层包围；以及
采用刻蚀剂去除所述掩模层。
2.根据权利要求1所述的制造方法，其特征在于，在去除所述掩模层的步骤中，所述隔离部与所述介质层共同作为刻蚀停止层保护所述牺牲层。
3.根据权利要求1所述的制造方法，其特征在于，所述层间牺牲层相对的第一表面与第二表面被相邻的所述介质层覆盖。
4.根据权利要求1所述的制造方法，其特征在于，所述掩模层的材料包括金属氧化物，
其中，采用刻蚀剂去除所述掩模层的步骤包括采用湿法刻蚀工艺去除所述掩模层。
5.根据权利要求4所述的制造方法，其特征在于，所述刻蚀剂包括磷酸。
6.根据权利要求5所述的制造方法，其特征在于，所述刻蚀剂还包括氢氟酸。
7.根据权利要求1所述的制造方法，其特征在于，所述层间牺牲层包括氮化物层，所述介质层包括氧化物层。
8.根据权利要求7所述的制造方法，其特征在于，形成多个隔离部的步骤包括：将所述牺牲层暴露的部分氧化。
9.根据权利要求7所述的制造方法，其特征在于，形成多个隔离部的步骤包括：在所述牺牲层在所述台阶位置暴露的部分形成氧化层。
10.根据权利要求1-7任一所述的制造方法，其特征在于，在去除所述掩模层后，所述制造方法还包括：形成覆盖所述台阶的填充层。
11.根据权利要求10所述的制造方法，其特征在于，在形成所述填充层后，所述制造方法还包括：
形成穿过所述叠层结构的多个沟道柱；以及
将所述层间牺牲层替换为栅极导体层。
12.一种3D存储器件，其特征在于，包括：
衬底；
叠层结构，位于所述衬底上，包括交替堆叠的多个栅极导体层与多个介质层，所述叠层结构具有多个台阶；
多个隔离部，所述隔离部位于所述台阶，并覆盖所述栅极导体层的侧壁，所述隔离部与所述介质层将相应所述栅极导体层包围；以及
穿过所述叠层结构的多个沟道柱，
其中，所述隔离部位于相应的两个相邻的所述介质层之间。
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