CN109935552B - 3d存储器件及其制造方法 - Google Patents

Abstract

本申请公开了一种3D存储器件及其制造方法。该3D存储器件包括：半导体衬底；第一阵列结构，位于半导体衬底上，包括第一栅叠层结构；多个第一沟道柱，贯穿第一栅叠层结构，并与半导体衬底接触；第一凹槽，自第一阵列结构表面延伸至半导体衬底处，并围绕第一栅叠层结构；以及第一密封环，至少部分覆盖第一凹槽的两侧壁，并与半导体衬底接触。该3D存储器件通过覆盖第一凹槽的两侧壁形成第一密封环，不仅改善了在沉积工艺中密封环容易形成空隙的问题，还达到了双层密封的效果。

Description

3D存储器件及其制造方法

技术领域

本发明涉及存储器技术，更具体地，涉及一种3D存储器件及其制造方法。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

3D存储器件采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用密封环(Seal Ring,SR)释放、阻隔3D存储器件在封装过程中产生的应力，并阻隔3D存储器件在制造、使用时的水汽，从而了保持3D存储器件的可靠性。

在现有技术中，密封环采用深槽刻蚀与沉积工艺形成自阵列结构表面延伸至半导体衬底处的环状结构，由于深槽尺寸较小，在深槽中沉积金属钨容易产生空隙，在经研磨工艺处理后，空隙将会暴露，从而捕获粒子(例如含氟元素的粒子)，从而干扰后续工艺，从而影响3D存储器功能。

发明内容

本发明的目的是提供一种改进的3D存储器件及其制造方法，通过覆盖同一凹槽的两侧壁形成密封环，改善了在沉积工艺中形成空隙的问题。

根据本发明的一方面，提供一种3D存储器件，包括：半导体衬底；第一阵列结构，位于所述半导体衬底上，包括第一栅叠层结构；多个第一沟道柱，贯穿所述第一栅叠层结构，并与所述半导体衬底接触；第一凹槽，自所述第一阵列结构表面延伸至所述半导体衬底处，并围绕所述第一栅叠层结构；以及第一密封环，至少部分覆盖所述第一凹槽的两侧壁，并与所述半导体衬底接触。

优选地，至少部分所述第一密封环覆盖所述第一凹槽的底部，并与所述半导体衬底接触。

优选地，所述第一阵列结构还包括第一保护结构，位于所述半导体衬底上，并围绕所述第一栅叠层结构，其中，所述第一凹槽自所述第一保护结构表面延伸至所述半导体衬底处。

优选地，还包括第一介质层，填充在所述第一凹槽中，所述第一密封环围绕所述第一介质层。

优选地，还包括：隔离层，位于所述第一阵列结构上；电连接结构，贯穿所述隔离层；第二阵列结构，位于所述隔离层上，包括第二栅叠层结构；多个第二沟道柱，贯穿所述第二栅叠层结构，经所述电连接结构与相应所述第一沟道柱电连接；第二凹槽，自所述第二阵列结构表面延伸至所述第一阵列结构处，并围绕所述第二栅叠层结构；以及第二密封环，覆盖所述第二凹槽的两侧壁，并与所述第一密封环接触。

优选地，所述第二密封环与所述第一密封环的位置对应。

优选地，所述第二阵列结构还包括第二保护结构，位于所述隔离层上，并围绕所述第二栅叠层结构，其中，所述第二凹槽自所述第二保护结构表面经所述隔离层延伸至所述第一保护结构表面。

优选地，还包括第二介质层，填充在所述第二凹槽中，所述第二密封环围绕所述第二介质层，其中，所述第二介质层与所述第一介质层接触。

优选地，所述第一密封环的材料与所述第二密封环的材料包括钨。

优选地，所述第一介质层的材料与所述第二介质层的材料包括二氧化硅和/或氮化硅。

根据本发明的另一方面，提供一种制造3D存储器件的方法，包括：在半导体衬底上形成第一阵列结构，包括第一栅叠层结构；贯穿所述第一栅叠层结构形成多个第一沟道柱，与所述半导体衬底接触；自所述第一阵列结构表面延伸至所述半导体衬底处形成第一凹槽，所述第一凹槽围绕所述第一栅叠层结构；以及形成第一密封环，至少部分所述第一密封环覆盖所述第一凹槽的两侧壁，并与所述半导体衬底接触。

优选地，至少部分所述第一密封环覆盖所述第一凹槽的底部，并与所述半导体衬底接触。

优选地，第一阵列结构还包括第一保护结构，位于所述半导体衬底上，并围绕所述第一栅叠层结构，其中，形成所述第一凹槽的步骤包括自所述第一保护结构表面延伸至所述半导体衬底处的所述第一凹槽。

优选地，形成第一密封环的步骤包括采用化学气相沉积工艺和/或物理气相沉积工艺覆盖所述第一凹槽的底部与两侧壁形成第一金属层。

优选地，形成第一金属层后，形成第一密封环的步骤还包括：覆盖所述第一金属层在所述第一凹槽中填充保护剂；以及利用化学机械研磨工艺去除部分第一金属层形成所述第一密封环。

优选地，还包括：利用灰化和/或湿法刻蚀工艺去除所述保护剂重新形成所述第一凹槽；以及在所述第一凹槽中填充第一介质层。

优选地，还包括：在所述第一阵列结构上形成隔离层；贯穿所述隔离层形成电连接结构；在所述隔离层上形成第二阵列结构，所述第二阵列结构包括第二栅叠层结构；贯穿所述第二栅叠层结构形成多个第二沟道柱，所述第二沟道柱经所述电连接结构与相应所述第一沟道柱电连接；自所述第二阵列结构表面延伸至所述第一阵列结构处形成第二凹槽；以及形成第二密封环，所述第二密封环的至少部分覆盖所述第二凹槽的两侧壁，并与所述半导体衬底接触。

优选地，所述第二阵列结构还包括第二保护结构，位于所述隔离层上，并围绕所述第二栅叠层结构，其中，形成所述第二凹槽的步骤包括自所述第二保护结构表面延伸至所述半导体衬底处形成所述第二凹槽，所述第一密封环经所述第二凹槽暴露。

优选地，形成第二密封环的步骤包括采用化学气相沉积工艺和/或物理气相沉积工艺覆盖所述第二凹槽的两侧壁形成第二金属层，所述第二金属层与所述第一密封环接触。

优选地，形成第二金属层后，形成第二密封环的步骤还包括：覆盖所述第二金属层在所述第二凹槽中填充保护剂；以及利用化学机械研磨工艺去除部分第二金属层形成所述第二密封环。

优选地，还包括：利用灰化和/或湿法刻蚀工艺去除所述保护剂重新形成所述第二凹槽；以及在所述第二凹槽中填充第二介质层。

优选地，还包括控制所述第一凹槽的尺寸，以控制覆盖所述第一凹槽的两侧壁的密封环的部分之间的间距。

优选地，所述第一密封环的材料与所述第二密封环的材料包括钨。

优选地，所述第一介质层的材料与所述第二介质层的材料包括二氧化硅和/或氮化硅。

优选地，所述保护剂的材料包括自旋碳。

根据本发明实施例的3D存储器件及其制造方法，通过自第一阵列结构表面延伸至半导体衬底处形成围绕第一栅叠层结构第一凹槽，通过覆盖第一凹槽的两侧壁形成第一密封环，不仅改善了在沉积工艺中密封环容易形成空隙的问题，还达到了双层密封的效果。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。

图1a和1b分别示出3D存储器件的存储单元串的等效电路图和结构示意图。

图2a示出根据本发明实施例的3D存储器件顶视图。

图2b示出根据图2a中沿A-A线的截面图。

图3至图16示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图。

图17a至图17d示出了根据本发明实施例的3D存储器件的效果分析示意图。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。

在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

本发明可以各种形式呈现，以下将描述其中一些示例。

图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

如图1a所示，存储单元串10的第一端连接至位线(Bit-Line,BL)，第二端连接至源极线(Source Line,SL)。存储单元串10包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线(Selection Gate for Drain,SGD)，第二选择晶体管Q2的栅极连接至源选择线(Selection Gate for Source,SGS)。存储晶体管M1至M4的栅极分别连接至字线(Word-Line)WL1至WL4的相应字线。

如图1b所示，存储单元串10的选择晶体管Q1和Q2分别包括最上端的栅极导体层121和最下端的栅极导体层，存储晶体管M1至M4分别包括中间的栅极导体层121。栅极导体层121与存储单元串10中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串10包括沟道柱110。沟道柱110与栅叠层结构相邻或者贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体层121与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，上下两端栅极导体层121与沟道层111之间夹有栅介质层114，从而形成选择晶体管Q1和Q2。

在该实施例中，沟道层111例如由多晶硅组成，隧穿介质层112和栅介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体层121由金属组成，例如钨。沟道层111用于提供控选择晶体管和控制晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和控制晶体管的类型相同。例如，对于N型的选择晶体管和控制晶体管，沟道层111可以是N型掺杂的多晶硅。

在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和栅介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和栅介质层114形成围绕绕芯部侧壁的叠层结构。

在该实施例中，选择晶体管Q1和Q2、存储晶体管M1至M4使用公共的沟道层111和栅介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成选择晶体管Q1和Q2的半导体层和栅介质层以及存储晶体管M1至M4的半导体层和栅介质层。在沟道柱110中，选择晶体管Q1和Q2的半导体层与存储晶体管M1至M4的半导体层彼此电连接。

在写入操作中，存储单元串10利用FN隧穿效应将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，源选择线SGS偏置到大约零伏电压，使得对应于源选择线SGS的选择晶体管Q2断开，串选择线SGD偏置到高电压VDD，使得对应于串选择线SGD的选择晶体管Q1导通。进一步地，位线BL接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。

在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串10的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。

图2a示出根据本发明实施例的3D存储器件顶视图，图2b示出根据图2a中沿A-A线的截面图。

如图2a与图2b所示，本实施例中示出的3D存储器件包括：半导体衬底101、第一阵列结构100、多个第一沟道柱110、第一凹槽102、第一密封环140、第一介质层150、隔离层201、电连接结构260、第二阵列结构200、多个第二沟道柱210、第二凹槽202、第二密封环240以及第二介质层250。

第一阵列结构100位于半导体衬底101上方。第一阵列结构100包括位于半导体衬底上101的第一栅叠层结构以及位于半导体衬底上101并围绕第一栅叠层结构的第一保护结构130，其中，第一栅叠层结构包括交替堆叠的栅极导体层121与层间绝缘层124。在本实施例中，栅极导体层121的材料包括但不限于钨、层间绝缘层124以及第一保护结构130的材料包括但不限于氧化硅。

多个第一沟道柱110贯穿第一栅叠层结构并与半导体衬底101接触，第一沟道柱110的内部结构如图1b所示，此处不再赘述。

第一凹槽102自第一阵列结构100表面延伸至半导体衬底101处并围绕第一栅叠层结构。更具体的，第一凹槽102自第一保护结构130表面延伸至半导体衬底101处。

第一密封环140的一部分覆盖第一凹槽101的两侧壁，并与半导体衬底101接触，从而形成了双层密封环的结构，第一密封环140的另一部分覆盖第一凹槽102的底部并与半导体衬底101接触，从而将第一密封环140覆盖第一凹槽101的两侧壁的部分连接。在本实施例中，第一密封环140的材料包括但不限于钨。

第一介质层150填充在第一凹槽102中，第一密封环140围绕第一介质层150。在本实施例中，第一介质层150的材料包括二氧化硅和/或氮化硅。

隔离层201位于第一阵列结构100上，电连接结构260贯穿隔离层201。

第二阵列结构200位于隔离层201上。第二阵列结构200包括位于隔离层201的第二栅叠层结构以及位于隔离层201上并围绕第二栅叠层结构的第二保护结构230，其中，第二栅叠层结构包括交替堆叠的栅极导体层221与层间绝缘层224。在本实施例中，栅极导体层221的材料包括但不限于钨、层间绝缘层224以及第二保护结构230的材料包括但不限于氧化硅。

多个第二沟道柱210贯穿第二栅叠层结构，经电连接结构260与相应第一沟道柱110电连接。第二沟道柱110的内部结构如图1b所示，此处不再赘述。

第二凹槽202自第二阵列结构200表面延伸至第一阵列结构100处并围绕第二栅叠层结构。更具体的，第二凹槽202自第二保护结构230表面经由隔离层201延伸至第一保护结构130处，其中，第二凹槽202的位置与第一凹槽102的位置对应。

第二密封环240覆盖第二凹槽202的两侧壁并与第一密封环140接触，其中，第二密封环240与第一密封环140的位置对应。在本实施例中，第二密封环240的材料包括但不限于钨。

第二介质层250填充在第二凹槽202中，第二密封环240围绕第二介质层250，其中，第二介质层250与第一介质层150接触。在本实施例中，第二介质层250的材料包括二氧化硅和/或氮化硅。

本实施例中示出的3D存储器件还包括导电通道(未示出)，用于形成第一阵列结构100与第二阵列结构200共源极连接。

图3至图16示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图。所述截面图沿着图2a中的BB线截取。下面将结合图2a至图16对发明存储器结构的制造方法进行详细的说明。

该方法开始于已经在半导体衬底101上形成多个阱区的半导体结构(多个阱区包括高压阱区和源区)，在该实施例中，半导体衬底101例如是单晶硅衬底。

如图2b所示，在半导体衬底101上形成第一阵列结构100。在该步骤中，先在半导体衬底上101上形成第一栅叠层结构，该栅叠层结构包括交替堆叠的栅极导体121与层间绝缘层124，之后在半导体衬底上101形成围绕第一栅叠层结构的第一保护结构130。

在本实施例中，栅极导体层121的材料包括但不限于钨、层间绝缘层124以及第一保护结构130的材料包括但不限于氧化硅。

如图2a至图4所示，形成贯穿第一栅叠层结构多个第一沟道柱110，其中，第一沟道柱110与半导体衬底101接触。第一沟道柱110的内部结构如图1b所示，此处不再赘述。

利用光刻、刻蚀工艺，自第一阵列结构100表面延伸至半导体衬底101处形成第一凹槽102，第一凹槽102围绕第一栅叠层结构。

在该步骤中，例如在第一保护结构130的表面上形成光致抗蚀剂掩模，然后进行各向异性蚀刻，形成第一凹槽102。各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在半导体衬底101的面附近停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。第一凹槽102围绕栅叠层结构，形成环状。

进一步的，覆盖第一凹槽102的两侧壁与底部形成第一密封环140，其中，第一密封环140与半导体衬底101接触。

在该步骤中，首先采用化学气相沉积工艺和/或物理气相沉积工艺覆盖第一凹槽102的底部与两侧壁形成第一金属层103，如图5所示。形成第一金属层103后，覆盖第一金属层103在第一凹槽102中填充保护剂104，如图6所示，在本实施例中，保护剂104的材料包括但不限于自旋碳。接着，对保护剂104进行回刻蚀，从而去除部分保护剂104，如图7所示。最后，利用化学机械研磨工艺除部分第一金属层103形成第一密封环140，如图8所示。

进一步的，通过在溶剂中溶解或灰化去除保护剂104，重新形成第一凹槽102，如图9所示。

进一步的，在在第一凹槽102中填充第一介质层150，如图10所示，使得第一密封环140包围第一介质层150。在本实施例中，第一介质层150的材料包括但不限于二氧化硅和/或氮化硅。

如图2a、图2b以及图11所示，在第一阵列结构100上形成隔离层201，贯穿隔离层201形成电连接结构260。在隔离层201上形成第二阵列结构200。

在形成第二阵列结构200的步骤中，先在半导体衬底上201上形成第二栅叠层结构，该栅叠层结构包括交替堆叠的栅极导体221与层间绝缘层224，之后在隔离层201形成围绕第二栅叠层结构的第二保护结构230。

在本实施例中，栅极导体层221的材料包括但不限于钨、层间绝缘层224以及第一保护结构230的材料包括但不限于氧化硅。

形成贯穿第一栅叠层结构多个第二沟道柱210，其中，第二沟道柱210经电连接结构260与相应第一沟道柱110电连接。第二沟道柱210的内部结构如图1b所示，此处不再赘述。

利用光刻、刻蚀工艺，自第二阵列结构200表面延伸至隔离层201处形成第二凹槽202，第二凹槽202围绕第二栅叠层结构，如图12所示。

在该步骤中，例如在第二保护结构230的表面上形成光致抗蚀剂掩模，然后进行各向异性蚀刻，形成第二凹槽202。各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在第一阵列结构100的面附近停止使得第一密封环140经第二凹槽202暴露。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。第二凹槽202围绕栅叠层结构，形成环状。

进一步的，覆盖第二凹槽202的两侧壁形成第二密封环240，其中，第二密封环240与第一密封环140接触。

在该步骤中，首先采用化学气相沉积工艺和/或物理气相沉积工艺覆盖第二凹槽202的两侧壁形成与第一密封环140接触的第二金属层203，如图13所示。形成第一金属层203后，覆盖第二金属层203在第二凹槽202中填充保护剂204，如图14所示，在本实施例中，保护剂204的材料包括但不限于自旋碳。接着，对保护剂204进行回刻蚀，从而去除部分保护剂204。最后，利用化学机械研磨工艺除部分第二金属层203形成第二密封环240，如图15所示。

进一步的，通过在溶剂中溶解或灰化去除保护剂204，重新形成第二凹槽202，如图16所示。

进一步的，在第二凹槽202中填充第二介质层250，使得第二密封环240包围第二介质层250，形成如图2b所示的3D存储器件结构。在本实施例中，第二介质层250的材料包括但不限于二氧化硅和/或氮化硅。

在本实施例的制造方法中，可以通过控制第一凹槽102的尺寸，以控制覆盖第一凹槽的两侧壁的第一密封环140的部分之间的间距在预定范围内，由于第一凹槽102与第二凹槽202的位置对应、尺寸大体相同，使得覆盖第二凹槽的两侧壁的第二密封环240的部分之间的间距也可控制在预定范围内。

图17a至图17d示出了根据本发明实施例的3D存储器件的效果分析示意图。其中，图17a至图17c为另一种3D存储器件的形成步骤示意图，图17d为图17c虚线处放大结构示意图。

如图17a至图17c所示，该制造工艺在形成密封环时需要刻蚀保护结构302形成深槽303，使得衬底301经深槽303暴露，如图17a所示。接着直接覆盖保护结构302在深槽303填充金属钨304，如图17b所示。最后利用机械化学研磨工艺去除多余的金属钨304，形成密封环，如图17c所示。

由于深槽303尺寸较小，在深槽303中沉积金属钨容易产生空隙，在经研磨工艺处理后，空隙将会暴露，如图17d所示，从而捕获粒子(例如含氟元素的粒子)，从而干扰后续工艺，从而影响3D存储器功能。

然而，根据本发明实施例的3D存储器件及其制造方法，通过自第一阵列结构表面延伸至半导体衬底处形成围绕第一栅叠层结构第一凹槽，通过覆盖第一凹槽的两侧壁形成第一密封环，不仅改善了在沉积工艺中密封环容易形成空隙的问题，还达到了双层密封的效果。

进一步的，由于第一密封环不存在空隙，阵列结构制作为多层后，可以直接在第一密封环上方形成与之接触的第二密封环，增加阵列结构的存储容量。

在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (24)

1.一种3D存储器件，其特征在于，包括：

半导体衬底；

第一阵列结构，位于所述半导体衬底上，包括第一栅叠层结构；

多个第一沟道柱，贯穿所述第一栅叠层结构，并与所述半导体衬底接触；

第一凹槽，自所述第一阵列结构表面延伸至所述半导体衬底处，并围绕所述第一栅叠层结构；

第一密封环，至少部分覆盖所述第一凹槽的两侧壁，并与所述半导体衬底接触；以及

第一介质层，填充在所述第一凹槽中，所述第一密封环围绕所述第一介质层，

其中，所述第一密封环的材料包括金属。

2.根据权利要求1所述的3D存储器件，其特征在于，至少部分所述第一密封环覆盖所述第一凹槽的底部，并与所述半导体衬底接触。

3.根据权利要求2所述的3D存储器件，其特征在于，所述第一阵列结构还包括第一保护结构，位于所述半导体衬底上，并围绕所述第一栅叠层结构，

其中，所述第一凹槽自所述第一保护结构表面延伸至所述半导体衬底处。

4.根据权利要求3所述的3D存储器件，其特征在于，还包括：

隔离层，位于所述第一阵列结构上；

电连接结构，贯穿所述隔离层；

第二阵列结构，位于所述隔离层上，包括第二栅叠层结构；

多个第二沟道柱，贯穿所述第二栅叠层结构，经所述电连接结构与相应所述第一沟道柱电连接；

第二凹槽，自所述第二阵列结构表面延伸至所述第一阵列结构处，并围绕所述第二栅叠层结构；以及

第二密封环，覆盖所述第二凹槽的两侧壁，并与所述第一密封环接触。

5.根据权利要求4所述的3D存储器件，其特征在于，所述第二密封环与所述第一密封环的位置对应。

6.根据权利要求4所述的3D存储器件，其特征在于，所述第二阵列结构还包括第二保护结构，位于所述隔离层上，并围绕所述第二栅叠层结构，

其中，所述第二凹槽自所述第二保护结构表面经所述隔离层延伸至所述第一保护结构表面。

7.根据权利要求6所述的3D存储器件，其特征在于，还包括第二介质层，填充在所述第二凹槽中，所述第二密封环围绕所述第二介质层，

其中，所述第二介质层与所述第一介质层接触。

8.根据权利要求7所述的3D存储器件，其特征在于，所述第一密封环的材料与所述第二密封环的材料包括钨。

9.根据权利要求7所述的3D存储器件，其特征在于，所述第一介质层的材料与所述第二介质层的材料包括二氧化硅和/或氮化硅。

10.一种3D存储器件的制造方法，其特征在于，包括：

在半导体衬底上形成第一阵列结构，包括第一栅叠层结构；

贯穿所述第一栅叠层结构形成多个第一沟道柱，与所述半导体衬底接触；

自所述第一阵列结构表面延伸至所述半导体衬底处形成第一凹槽，所述第一凹槽围绕所述第一栅叠层结构；

形成第一密封环，至少部分所述第一密封环覆盖所述第一凹槽的两侧壁，并与所述半导体衬底接触；以及

在所述第一凹槽中填充第一介质层，所述第一密封环围绕所述第一介质层，

其中，所述第一密封环的材料包括金属。

11.根据权利要求10所述的制造方法，其特征在于，至少部分所述第一密封环覆盖所述第一凹槽的底部，并与所述半导体衬底接触。

12.根据权利要求11所述的制造方法，其特征在于，第一阵列结构还包括第一保护结构，位于所述半导体衬底上，并围绕所述第一栅叠层结构，

其中，形成所述第一凹槽的步骤包括自所述第一保护结构表面延伸至所述半导体衬底处的所述第一凹槽。

13.根据权利要求12所述的制造方法，其特征在于，形成第一密封环的步骤包括采用化学气相沉积工艺和/或物理气相沉积工艺覆盖所述第一凹槽的底部与两侧壁形成第一金属层。

14.根据权利要求13所述的制造方法，其特征在于，形成第一金属层后，形成第一密封环的步骤还包括：

覆盖所述第一金属层在所述第一凹槽中填充保护剂；以及

利用化学机械研磨工艺去除部分第一金属层形成所述第一密封环。

15.根据权利要求14所述的制造方法，其特征在于，在形成所述第一介质层之前，所述制造方法还包括：

利用灰化和/或湿法刻蚀工艺去除所述保护剂重新形成所述第一凹槽。

16.根据权利要求15所述的制造方法，其特征在于，还包括：

在所述第一阵列结构上形成隔离层；

贯穿所述隔离层形成电连接结构；

在所述隔离层上形成第二阵列结构，所述第二阵列结构包括第二栅叠层结构；

贯穿所述第二栅叠层结构形成多个第二沟道柱，所述第二沟道柱经所述电连接结构与相应所述第一沟道柱电连接；

自所述第二阵列结构表面延伸至所述第一阵列结构处形成第二凹槽；以及

形成第二密封环，所述第二密封环的至少部分覆盖所述第二凹槽的两侧壁，并与所述半导体衬底接触。

17.根据权利要求16所述的制造方法，其特征在于，所述第二阵列结构还包括第二保护结构，位于所述隔离层上，并围绕所述第二栅叠层结构，

其中，形成所述第二凹槽的步骤包括自所述第二保护结构表面延伸至所述半导体衬底处形成所述第二凹槽，所述第一密封环经所述第二凹槽暴露。

18.根据权利要求17所述的制造方法，其特征在于，形成第二密封环的步骤包括采用化学气相沉积工艺和/或物理气相沉积工艺覆盖所述第二凹槽的两侧壁形成第二金属层，所述第二金属层与所述第一密封环接触。

19.根据权利要求18所述的制造方法，其特征在于，形成第二金属层后，形成第二密封环的步骤还包括：

覆盖所述第二金属层在所述第二凹槽中填充保护剂；以及

利用化学机械研磨工艺去除部分第二金属层形成所述第二密封环。

20.根据权利要求19所述的制造方法，其特征在于，还包括：

利用灰化和/或湿法刻蚀工艺去除所述保护剂重新形成所述第二凹槽；以及

在所述第二凹槽中填充第二介质层。

21.根据权利要求10-20任一所述的制造方法，其特征在于，还包括控制所述第一凹槽的尺寸，以控制覆盖所述第一凹槽的两侧壁的密封环的部分之间的间距。

22.根据权利要求20所述的制造方法，其特征在于，所述第一密封环的材料与所述第二密封环的材料包括钨。

23.根据权利要求20所述的制造方法，其特征在于，所述第一介质层的材料与所述第二介质层的材料包括二氧化硅和/或氮化硅。

24.根据权利要求20所述的制造方法，其特征在于，所述保护剂的材料包括自旋碳。

Images