CN111785728B - 3d存储器件的位线制造方法 - Google Patents

Abstract

本申请公开了一种3D存储器件的位线制造方法。该制造方法包括：在层间绝缘层上依次形成导电层和第一掩模叠层，所述导电层与所述层间绝缘层中的导电通道接触；采用侧墙工艺在所述导电层上形成第一硬掩模；将所述第一硬掩模的图案转移至所述导电层中以形成位线，其中，所述位线经由所述导电通道与所述3D存储器件的沟道柱电连接。该制造方法可以形成小宽度和小间距的密集位线，并且位线的宽度沿着向下延伸的深度方向基本不变，从而提高3D存储器件的读写速度和可靠性。

Description

3D存储器件的位线制造方法

技术领域

本发明涉及存储器技术，更具体地，涉及一种3D存储器件的位线制造方法。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

在NAND结构的3D存储器件中，采用半导体衬底形成CMOS电路，在半导体衬底上形成栅叠层结构以及贯穿栅叠层结构的多个沟道柱，栅叠层结构与多个沟道柱共同形成存储单元阵列。沟道柱的底端与公共源区连接且顶端经由导电通道连接至位线，栅叠层结构中的栅极导体经由导电通道连接至字线。随着3D存储器件的集成度的提高，字线和位线的数量也越来越多，彼此相邻的位线的间距越来越小。位线的寄生电容与3D存储器件的RC延迟相关，对读写速度产生不利的影响。

为了提高3D存储器件的读写速度，可以在低K材料组成的层间绝缘层中填充导电材料以形成位线。在使用低K材料的情形下，位线的寄生电容随着层间绝缘层的介电常数K的减小而减小，因而可以减小3D存储器件的RC延迟。然而，低K材料的层间绝缘层引入新的问题，3D存储器件的击穿电压随着层间绝缘层的介电常数K的减小而减小，导致3D存储器件的可靠性变差。在层间绝缘层的厚度小于7纳米的情形下，已经难以达到8.5V以上的击穿电压的需求。

因此，期望进一步改进3D存储器件的位线的制造方法以进一步提高3D存储器件的读写速度和可靠性。

发明内容

本发明的目的是提供一种改进的3D存储器件的位线制造方法，其中，采用侧墙工艺形成与位线相对应图案的硬掩模以及将位线图案转移至导电层中，因而可以准确控制位线的宽度以及相邻位线之间的间距，从而提高3D存储器件的读写速度和可靠性。

根据本发明，提供一种3D存储器件的位线制造方法，包括：在层间绝缘层上依次形成导电层和第一掩模叠层，所述导电层与所述层间绝缘层中的导电通道接触；采用侧墙工艺在所述导电层上形成第一硬掩模；将所述第一硬掩模的图案转移至所述导电层中以形成位线，其中，所述位线经由所述导电通道与所述3D存储器件的沟道柱电连接。

优选地，形成所述第一硬掩模的步骤包括：在所述第一掩模叠层上形成牺牲叠层；在所述牺牲叠层中形成第一开口；在所述牺牲叠层上形成共形层，所述共形层覆盖所述牺牲叠层的表面以及所述第一开口的侧壁和底面；采用各向异性蚀刻去除所述共形层位于所述牺牲叠层的表面的部分以及位于所述第一开口的底面的部分，使得所述共形层位于所述第一开口的侧壁的部分形成所述第一掩模；以及去除所述牺牲叠层。

优选地，在形成所述第一硬掩模的步骤和所述图案转移的步骤之间，还包括：在所述第一掩模叠层上形成第二掩模叠层，所述第二掩模叠层覆盖所述第一硬掩模。

优选地，还包括：将所述第二掩模叠层图案化成第二硬掩模以形成第二开口，所述第一硬掩模位于所述第二开口中。

优选地，图案转移的步骤包括：采用所述第一硬掩模和所述第二硬掩模对所述第一掩模叠层图案化以形成第三硬掩模；以及采用所述第三硬掩模对所述导电层图案化以形成所述位线，其中，所述导电层形成第三开口隔开彼此相邻的位线。

优选地，所述第一掩模叠层包括第一掩模层和位于所述第一掩模层上方的第二掩模层，在对所述第一掩模叠层图案化的步骤中，所述第二掩模层用于所述第二掩模层图案的硬掩模。

优选地，所述第一掩模层由氮化硅组成，所述第二掩模层由多晶硅组成。

优选地，所述牺牲层包括第一牺牲层和位于所述第一牺牲层上的第二牺牲层，所述第一开口贯穿所述第一牺牲层和所述第二牺牲层。

优选地，所述第一牺牲层由旋涂碳组成，所述第二牺牲层由氮氧化硅组成。

优选地，所述第二掩模叠层包括第三掩模层和位于所述第三掩模层上的第四掩模层，所述第二开口贯穿所述第三掩模层和所述第四掩模层。

优选地，所述第三掩模层由旋涂碳组成，所述第四掩模层由氮氧化硅组成。

优选地，所述第一开口的侧壁与所述导电通道对准。

优选地，在形成所述位线的步骤之后，还包括：在所述位线上形成覆盖绝缘层。

优选地，所述覆盖绝缘层填充所述第三开口以形成相邻位线之间的电介质，所述覆盖绝缘层由低K材料组成。

优选地，所述覆盖绝缘层封闭所述第三开口，使得所述开口中的空气作为相邻位线之间的电介质。

优选地，所述位线的宽度与所述第一硬掩模的膜厚相对应，所述位线的间距与所述第一开口的宽度和所述第一硬掩模的膜厚相对应。

在根据本发明实施例的3D存储器件的位线制造方法中，采用侧墙工艺形成第一硬掩模，在第二硬掩模的开口中暴露第一硬掩模，第一硬掩模和第二硬掩模一起形成位线的完整掩模，以及经由第一掩模叠层转移至导电层中以形成位线。该制造方法形成的位线宽度对应于侧墙工艺中共形层的膜厚，位线间距对应于侧墙工艺中的开口宽度和共形层的膜厚，因此，可以通过控制侧墙工艺中的开口宽度和共形层的膜厚形成小宽度和小间距的密集位线。由于采用第一掩模叠层转移位线的图案，因此，位线的宽度为大致矩形形状，位线的宽度沿着向下延伸的深度增加基本不变。彼此相邻的位线之间的间距大致等于位线顶面之间的最小间距。

根据本发明实施例的位线制造方法可以兼顾3D存储器件的读写速度和可靠性。在该实施例中，例如采用低K氧化物(介电常数约为2.6)形成覆盖绝缘层，替代TEOS氧化物(介电常数约为4.1)。覆盖绝缘层填充相邻位线之间的开口形成位线之间的电介质。随着位线宽度和位线间距的减小，在采用低K氧化物的情形下位线的寄生电容也可以显著减小约37％，因而可以减小RC延迟，提高3D存储器件的读写速度。该制造方法采用硬掩模的图案转移技术消除了瓶颈部，位线宽度和位线间距沿着向下延伸的深度增加基本不变。即使位线间距减小，3D存储器件的击穿电压也能达到设计要求，而不会发生过早击穿，因而可以提高3D存储器件的可靠性。

在根据本发明优选实施例的3D存储器件的位线制造方法中，采用空气作为相邻位线之间的电介质可以进一步减小位线的寄生电容，从而进一步提高3D存储器件的读写速度。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。

图1a和1b分别示出3D存储器件的存储单元串的等效电路图和结构示意图。

图2a至2c示出根据现有技术的3D存储器件的位线制造方法不同步骤的示意性截面图。

图3示出根据本发明第一实施例的3D存储器件的位线制造方法的流程图。

图4a至4k示出根据本发明第一实施例的3D存储器件的位线制造方法不同步骤的示意性截面图。

图5示出根据本发明第二实施例的3D存储器件的位线制造方法最后步骤的示意性截面图。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。

在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

本发明可以各种形式呈现，以下将描述其中一些示例。

图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

如图1a所示，存储单元串100的第一端连接至位线(Bit-Line,BL)，第二端连接至源极线(Source Line,SL)。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线(Selection Gate for Drain,SGD)，第二选择晶体管Q2的栅极连接至源选择线(Selection Gate for Source,SGS)。存储晶体管M1至M4的栅极分别连接至字线(Word-Line)WL1至WL4的相应字线。

如图1b所示，存储单元串100的选择晶体管Q1和Q2分别包括栅极导体层122和123，存储晶体管M1至M4分别包括栅极导体层121。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110与栅叠层结构相邻或者贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体层121与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道层111之间夹有栅介质层114，从而形成选择晶体管Q1和Q2。

在该实施例中，沟道层111例如由多晶硅组成，隧穿介质层112和栅介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体层121、122和123由金属组成，例如钨。沟道层111用于提供控选择晶体管和控制晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和控制晶体管的类型相同。例如，对于N型的选择晶体管和控制晶体管，沟道层111可以是N型掺杂的多晶硅。

在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和栅介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和栅介质层114形成围绕半导体层的叠层结构。

在该实施例中，选择晶体管Q1和Q2、存储晶体管M1至M4使用公共的沟道层111和栅介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成选择晶体管Q1和Q2的半导体层和栅介质层以及存储晶体管M1至M4的半导体层和栅介质层。在沟道柱110中，选择晶体管Q1和Q2的半导体层与存储晶体管M1至M4的半导体层彼此电连接。

在写入操作中，存储单元串100利用FN隧穿效应将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，源选择线SGS偏置到大约零伏电压，使得对应于源选择线SGS的选择晶体管Q2断开，串选择线SGD偏置到高电压VDD，使得对应于串选择线SGD的选择晶体管Q1导通。进一步地，位线BL2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。

在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。

图2a至2c示出根据现有技术的3D存储器件的位线制造方法不同步骤的示意性截面图。为了清楚起见，在图中仅示出3D存储器件的一部分结构。

尽管未示出半导体衬底、栅叠层结构以及相关的内部结构，然而，可以理解，在半导体衬底中形成了公共源区，在栅叠层结构中形成了沟道柱。栅叠层结构包括交替堆叠的多个栅极导体层和多个中间层间绝缘层，以及覆盖最顶部栅极导体层的顶部层间绝缘层。多个沟道柱贯穿栅叠层结构的多个栅极导体层。参见图1b，沟道柱例如包括沟道层、隧穿介质层、电荷存储层和栅介质层，在栅极导体层与沟道层之间夹有隧穿介质层、电荷存储层和栅介质层，从而形成存储晶体管。栅叠层结构的中间层间绝缘层与顶部层间绝缘层由相同的材料组成，例如以正硅酸乙酯(TEOS)作为原料、采用等离子增强化学气相沉积(PECVD)生成的氧化硅。

如图2a所示，在栅叠层结构上方的层间绝缘层101中形成多个导电通道121。

在该步骤中，在层间绝缘层101上形成光致抗蚀剂掩模，然后进行各向异性蚀刻以形成通道孔，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。然后，例如采用沉积工艺在通道孔中填充导电材料，例如，钨和/或多晶硅，然后采用化学机械平面化去除导电材料位于通道孔外部的部分，导电材料位于通道孔内部的部分保留形成导电通道121。

在形成导电通道121之后，形成附加的层间绝缘层覆盖导电通道121。在图中将栅叠层结构上方的多个层间绝缘层示出为单个层间绝缘层101，导电通道121位于层间绝缘层101的内部，导电通道121的底端接触沟道柱的顶面，顶部邻近层间绝缘层101的上表面。

如图2b所示，在顶部层间绝缘层101中形成从表面向下延伸的多个开口131。

在该步骤中，在层间绝缘层101上形成光致抗蚀剂掩模PR1，然后进行各向异性蚀刻以形成开口131。各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。至少一些开口131与导电通道121对准，由于蚀刻剂的选择性在导电通道121的顶面停止蚀刻。至少另一些开口131未与导电通道121对准，由于过蚀刻延伸至相邻导电通道121的顶面下方。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模PR1。

如图2c所示，在多个开口131中填充导电材料以形成多个位线122。

在该步骤中，例如采用沉积工艺在多个开口131填充导电材料，例如，钨和/或多晶硅，然后采用化学机械平面化去除导电材料位于开口131外部的部分，导电材料位于开口131内部的部分保留形成多个位线122。至少一些位线122经由导电通道121与沟道柱相连接。至少另一些位线未与导电通道121和沟道柱相连接，作为伪位线以改善金属分布均匀性。

进一步地，在多个位线122的上方采用沉积工艺形成覆盖绝缘层124，从而完成3D存储器件200的主要结构。覆盖绝缘层124将3D存储器件的内部结构与外部电路彼此隔开，在覆盖绝缘层的表面上形成与位线122相连接的焊盘以提供与外部电路之间的电连接。尽管未在图中示出，然而，可以理解，在覆盖绝缘层124和多个位线122之间还可以形成附加层面的布线层和导电通道。

在上述根据现有技术的3D存储器件的位线制造方法中，采用导电材料填充通道孔的方法形成位线，该位线与经由导电通道与沟道柱电连接。由于采用类似的掩模和各向异性蚀刻工艺形成通道孔和位线开口，因此，通道孔和位线开口的截面形状彼此相似，各自的宽度随着向下延伸的深度增加而逐渐减小。在顶部层间绝缘层中，位线和导电通道的连接位置形成瓶颈部。彼此相邻的位线之间的间距为瓶颈部的最小间距W1，大致等于位线的底面与相邻导电通道的顶面之间的距离。

由于该瓶颈部的存在，根据现有技术的位线制造方法难以兼顾3D存储器件的读写速度和可靠性。如果直接减小顶部层间绝缘层的厚度，则可以减小位线的寄生电容以提高3D存储器件的读写速度，然而，3D存储器件的击穿电压也会由于瓶颈部发生的过早击穿而变差。例如，采用TEOS氧化物形成顶部层间绝缘层，在顶部层间绝缘层的厚度小于7纳米时3D存储器件的击穿电压小于8.5V。如果采用低K材料形成顶部层间绝缘层，则可以减小位线的寄生电容以提高3D存储器件的读写速度，然而，3D存储器件的击穿电压也会由于瓶颈部发生的过早击穿而变差。

图3示出根据本发明第一实施例的3D存储器件的位线制造方法的流程图，图4a至4k示出根据本发明第一实施例的3D存储器件的位线制造方法不同步骤的示意性截面图。为了清楚起见，在图中仅示出3D存储器件的一部分结构。

尽管未示出半导体衬底、栅叠层结构以及相关的内部结构，然而，可以理解，在半导体衬底中形成了公共源区，在栅叠层结构中形成了沟道柱。栅叠层结构包括交替堆叠的多个栅极导体层和多个中间层间绝缘层，以及覆盖最顶部栅极导体层的顶部层间绝缘层。多个沟道柱贯穿栅叠层结构的多个栅极导体层。参见图1b，沟道柱例如包括沟道层、隧穿介质层、电荷存储层和栅介质层，在栅极导体层与沟道层之间夹有隧穿介质层、电荷存储层和栅介质层，从而形成存储晶体管。栅叠层结构的中间层间绝缘层与顶部层间绝缘层由相同的材料组成，例如以正硅酸乙酯(TEOS)作为原料、采用等离子增强化学气相沉积(PECVD)生成的氧化硅。

在步骤S01中，在层间绝缘层101上形成导电层122、第一掩模叠层11和第二掩模叠层12，如图4a所示。

在该步骤中，在层间绝缘层101上形成光致抗蚀剂掩模，然后进行各向异性蚀刻以形成通道孔，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。然后，例如采用沉积工艺在通道孔中填充导电材料，例如，钨和/或多晶硅，然后采用化学机械平面化去除导电材料位于通道孔外部的部分，导电材料位于通道孔内部的部分保留形成导电通道121。

导电层122位于层间绝缘层101的表面上，并且与导电通道121接触。在该实施例中，导电层122由钨和/或多晶硅组成，例如采用化学气相沉积形成钨的金属层。

第一掩模叠层11包括在导电层122上方堆叠的掩模层102和103。在该实施例中，掩模层102由氮化物组成，例如采用化学气相沉积形成氮化硅的掩模层，掩模层103由多晶硅组成，例如采用化学气相沉积形成多晶硅的掩模层。

第二掩模叠层12包括在第一掩模叠层11上方堆叠的掩模层104和105。在该实施例中，掩模层104例如由旋涂碳(SOC)组成，用于获得平整的表面形貌，掩模层105例如由氮氧化物组成，例如采用化学气相沉积形成氮氧化硅的掩模层，用于提供蚀刻剂的选择性。

在步骤S02中，采用侧墙工艺在第二掩模叠层12的开口131中形成位线的硬掩模21，如图4b至4e所示。

在该步骤中，在第二掩模叠层12上形成光致抗蚀剂掩模PR1，如图4b所示。然后，经由光致抗蚀剂掩模PR1进行各向异性蚀刻去除第二掩模叠层12的暴露部分以形成开口131。各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。在该蚀刻工艺中，第一掩模叠层11的掩模层103作为蚀刻停止层，利用蚀刻剂的选择性，使得开口131贯穿第二掩模叠层12的掩模层104和105。开口131包括与导电通道121对准的侧壁，如图4c所示。在蚀刻之后，通过在溶剂中溶解或灰化去除光致抗蚀剂掩模PR1。

进一步地，在第二掩模叠层12的整个表面上形成共形的掩模层106，如图4d所示。掩模层106由氧化物组成，例如采用原子层沉积形成氧化硅的掩模层。掩模层106的厚度小于开口131的宽度和深度，不仅覆盖在第二掩模层12的表面上，而且覆盖开口131的侧壁和底面上。

进一步地，采用各向异性蚀刻去除掩模层106位于第二掩模层12的表面上的部分以及位于开口131的底面上的部分，仅保留掩模层106位于开口131的侧壁上的部分形成硬掩模21。然后，采用各向同性蚀刻去除第二掩模叠层12的掩模层104和105。由于开口131的侧壁与导电通道121对准，硬掩模21是位于开口131的侧壁上的侧墙，因此，硬掩模21与导电通道121也是对准的，如图4e所示。

在步骤S03中，在第一掩模叠层11上形成第三掩模叠层13，如图4f所示。

在该步骤中，第三掩模叠层13与第二掩模层12的结构类似，包括在第一掩模叠层11上方堆叠的掩模层107和108。在该实施例中，掩模层107例如由旋涂碳(SOC)组成，用于覆盖硬掩模21并且获得平整的表面形貌，掩模层108例如由氮氧化物组成，例如采用化学气相沉积形成氮氧化硅的掩模层，用于提供蚀刻剂的选择性。

在步骤S04中，采用第三掩模叠层13形成位线的硬掩模22，如图4g所示。

在该步骤中，在第三掩模叠层13上形成光致抗蚀剂掩模PR2。然后，经由光致抗蚀剂掩模PR2进行各向异性蚀刻去除第三掩模叠层13的暴露部分以形成硬掩模22。各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。在该蚀刻工艺中，第一掩模叠层11的掩模层103作为蚀刻停止层。硬掩模21在硬掩模22的开口132中暴露，硬掩模21和硬掩模22一起组成位线的完整掩模，如图4g所示。在蚀刻之后，通过在溶剂中溶解或灰化去除光致抗蚀剂掩模PR2。

在步骤S05中，采用硬掩模21和硬掩模22对第一掩模叠层11图案化以形成位线的硬掩模23，如图4h至4i所示。

在该步骤中，经由硬掩模21和硬掩模22进行各向异性蚀刻去除第一掩模叠层11中的掩模层103以形成硬掩模23，如图4h所示。各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。在该蚀刻工艺中，第一掩模叠层11的掩模层102作为蚀刻停止层。硬掩模23与位线形状相对应，硬掩模23的开口133与位线隔离相对应。在蚀刻之后，通过选择性的蚀刻去除硬掩模21和硬掩模22。

进一步地，经由硬掩模23进行各向异性蚀刻去除第一掩模叠层11中的掩模层102以形成硬掩模24，如图4i所示。各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。在该蚀刻工艺中，导电层122作为蚀刻停止层。硬掩模24与位线形状相对应，硬掩模24的开口134与位线隔离相对应。在蚀刻之后，通过选择性的蚀刻去除硬掩模23。

在步骤S06中，采用硬掩模24对导电层122进行图案化以形成位线，如图4j所示。

在该步骤中，经由硬掩模24进行各向异性蚀刻去除导电层122的暴露部分以形成开口135，从而将所述导电层122图案化成位线25，如图4j所示。各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。在该蚀刻工艺中，通过控制蚀刻的时刻来控制开口135的深度。由于过蚀刻，开口135不仅贯穿导电层122，而且延伸至层间绝缘层101中达到预定的深度。

进一步地，在硬掩模24的上方采用沉积工艺形成覆盖绝缘层124，从而完成3D存储器件300的主要结构。该覆盖绝缘层124填充开口135，从而提供位线之间的隔离，如图4k所示。该覆盖绝缘层124将3D存储器件的内部结构与外部电路彼此隔开，在覆盖绝缘层的表面上形成与位线25相连接的焊盘以提供与外部电路之间的电连接。尽管未在图中示出，然而，可以理解，在覆盖绝缘层124和位线25之间还可以形成附加层面的布线层和导电通道。

在上述根据本发明实施例的3D存储器件的位线制造方法中，采用侧墙工艺形成第一硬掩模，在第二硬掩模的开口中暴露第一硬掩模，第一硬掩模和第二硬掩模一起形成位线的完整掩模，以及经由第一掩模叠层转移至导电层中以形成位线。该制造方法形成的位线宽度对应于侧墙工艺中共形层的膜厚，位线间距对应于侧墙工艺中的开口宽度和共形层的膜厚，因此，可以通过控制侧墙工艺中的开口宽度和共形层的膜厚实现小宽度和小间距的位线。由于采用第一掩模叠层转移位线的图案，因此，位线的截面形状为大致矩形形状，位线宽度和位线间距沿着向下延伸的深度增加基本不变。位线的宽度与共形层的膜厚相对应，位线之间的间距大致等于位线顶面之间的最小间距W2。

根据本发明实施例的位线制造方法可以兼顾3D存储器件的读写速度和可靠性。在该实施例中，例如采用低K氧化物(介电常数约为2.6)形成覆盖绝缘层124，替代TEOS氧化物(介电常数约为4.1)。覆盖绝缘层124填充相邻位线之间的开口形成位线之间的电介质。随着位线宽度和位线间距的减小，在采用低K氧化物的情形下位线的寄生电容也可以显著减小约37％，因而可以减小RC延迟，提高3D存储器件的读写速度。该制造方法采用硬掩模的图案转移技术消除了瓶颈部，位线宽度和位线间距沿着向下延伸的深度增加基本不变。即使位线间距减小，3D存储器件的击穿电压也能达到设计要求，而不会发生过早击穿，因而可以提高3D存储器件的可靠性。

图5示出根据本发明第二实施例的3D存储器件的位线制造方法最后步骤的示意性截面图。

根据本发明第二实施例的3D存储器件的位线制造方法包括图4a至4j的步骤。

进一步地，在硬掩模24的上方采用沉积工艺形成覆盖绝缘层124，从而完成3D存储器件300的主要结构。该覆盖绝缘层124仅封闭开口135，使用开口135作为气隙提供位线之间的隔离，如图5所示。覆盖绝缘层124将3D存储器件的内部结构与外部电路彼此隔开，在覆盖绝缘层的表面上形成与位线25相连接的焊盘以提供与外部电路之间的电连接。尽管未在图中示出，然而，可以理解，在覆盖绝缘层124和位线25之间还可以形成附加层面的布线层和导电通道。

与第一实施例相比，根据本发明实施例的位线制造方法可以进一步提高3D存储器件的读写速度和可靠性。在该实施例中，覆盖绝缘层124仅封闭开口135，从而在相邻位线之间的开口保留空气(介电常数约为1)作为位线之间的电介质。与低K氧化物(介电常数约为2.6)相比可以进一步减小介电常数。随着位线宽度和位线间距的减小，在采用空气作为电介质的情形下位线的寄生电容也可以进一步减小，因而可以减小RC延迟，提高3D存储器件的读写速度。

在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (15)

1.一种3D存储器件的位线制造方法，包括：

在层间绝缘层上依次形成导电层和第一掩模叠层，所述导电层与所述层间绝缘层中的导电通道接触；

采用侧墙工艺在所述第一掩模叠层上形成第一硬掩模；

经由所述第一掩模叠层多次转移所述第一硬掩模的图案以形成第三硬掩模，

采用所述第三硬掩模，对所述导电层过蚀刻以形成延伸至层间绝缘层中的开口，从而图案化所述导电层以形成所述开口隔开的相邻位线，

其中，所述位线经由所述导电通道与所述3D存储器件的沟道柱电连接。

2.根据权利要求1所述的制造方法，其中，形成所述第一硬掩模的步骤包括：

在所述第一掩模叠层上形成牺牲叠层；

在所述牺牲叠层中形成第一开口；

在所述牺牲叠层上形成共形层，所述共形层覆盖所述牺牲叠层的表面以及所述第一开口的侧壁和底面；

采用各向异性蚀刻去除所述共形层位于所述牺牲叠层的表面的部分以及位于所述第一开口的底面的部分，使得所述共形层位于所述第一开口的侧壁的部分形成所述第一硬掩模；以及

去除所述牺牲叠层。

3.根据权利要求2所述的制造方法，在形成所述第一硬掩模的步骤和所述多次转移所述第一硬掩模的图案的步骤之间，还包括：

在所述第一掩模叠层上形成第二掩模叠层，所述第二掩模叠层覆盖所述第一硬掩模。

4.根据权利要求3所述的制造方法，还包括：将所述第二掩模叠层图案化成第二硬掩模以形成第二开口，所述第一硬掩模位于所述第二开口中。

5.根据权利要求4所述的制造方法，其中，所述多次转移所述第一硬掩模的图案的步骤包括：

采用所述第一硬掩模和所述第二硬掩模对所述第一掩模叠层图案化以形成所述第三硬掩模。

6.根据权利要求5所述的制造方法，其中，所述第一掩模叠层包括第一掩模层和位于所述第一掩模层上方的第二掩模层，在对所述第一掩模叠层图案化的步骤中，所述第二掩模层用于所述第二掩模层图案的硬掩模。

7.根据权利要求6所述的制造方法，其中，所述第一掩模层由氮化硅组成，所述第二掩模层由多晶硅组成。

8.根据权利要求6所述的制造方法，其中，所述牺牲叠层包括第一牺牲层和位于所述第一牺牲层上的第二牺牲层，所述第一开口贯穿所述第一牺牲层和所述第二牺牲层。

9.根据权利要求8所述的制造方法，其中，所述第一牺牲层由旋涂碳组成，所述第二牺牲层由氮氧化硅组成。

10.根据权利要求6所述的制造方法，其中，所述第二掩模叠层包括第三掩模层和位于所述第三掩模层上的第四掩模层，所述第二开口贯穿所述第三掩模层和所述第四掩模层。

11.根据权利要求10所述的制造方法，其中，所述第三掩模层由旋涂碳组成，所述第四掩模层由氮氧化硅组成。

12.根据权利要求6所述的制造方法，其中，所述第一开口的侧壁与所述导电通道对准。

13.根据权利要求6所述的制造方法，在形成所述位线的步骤之后，还包括：在所述位线上形成覆盖绝缘层。

14.根据权利要求13所述的制造方法，其中，所述覆盖绝缘层填充所述相邻位线之间的开口，所述覆盖绝缘层由低K材料组成。

15.根据权利要求13所述的制造方法，其中，所述覆盖绝缘层封闭所述相邻位线之间的开口，使得所述开口中的空气作为相邻位线之间的电介质。

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