CN113809002A - 半导体器件及其制作方法 - Google Patents

半导体器件及其制作方法 Download PDF

Info

Publication number
CN113809002A
CN113809002A CN202111066931.8A CN202111066931A CN113809002A CN 113809002 A CN113809002 A CN 113809002A CN 202111066931 A CN202111066931 A CN 202111066931A CN 113809002 A CN113809002 A CN 113809002A
Authority
CN
China
Prior art keywords
layer
conductive
substrate
forming
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111066931.8A
Other languages
English (en)
Inventor
郑祖辉
彭进
向政
张权
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202111066931.8A priority Critical patent/CN113809002A/zh
Publication of CN113809002A publication Critical patent/CN113809002A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明涉及一种半导体器件及其制作方法，包括：形成基底；在基底上形成多个间隔设置的第一导电走线；在基底上形成覆盖第一导电走线的第一绝缘层；在第一绝缘层上形成位于第一导电走线之间且露出基底的开口；在开口中形成第二导电走线；去除第一绝缘层，以得到位于第一导电走线和第二导电走线之间的空隙区；在空隙区中形成具有气腔间隙的第二绝缘层，第二绝缘层的介电常数小于第一绝缘层的介电常数，从而在提高半导体器件的集成度和微型化程度的同时，能够避免由于半导体器件中导电走线之间的寄生电容增大、以及制程工艺难度增加，而导致半导体器件的操作速度减慢、以及生产成本增加的问题。

Description

半导体器件及其制作方法
【技术领域】
本发明涉及半导体器件技术领域，具体涉及一种半导体器件及其制作方法。
【背景技术】
随着技术的发展，半导体工业不断寻找新的生产方式，以使得存储器件中的每一存储器裸片具有更多数量的存储器单元。其中，3DNAND(三维与非门)存储器件由于其存储密度高、成本低等优点，已成为目前较为前沿、且极具发展潜力的存储器技术。
在3D NAND存储器件结构中，采用垂直交错堆叠多层栅极层和绝缘层的方式形成的堆叠层(或称堆栈)中，形成有沟道孔，沟道孔内形成有存储单元串，堆叠层中的栅极层作为每一层存储单元的栅线，并在堆叠层上形成有多条平行间隔设置的位线以及多条平行间隔设置的字线，位线与其对应的存储单元串电连接，字线与其对应的栅线电连接，从而实现堆叠式的3D NAND存储器件。
但是，随着对于3D NAND存储器件的微型化以及集成度的要求不断增加，3D NAND存储器件的尺寸越来越小，3D NAND存储器件中相邻金属走线之间的距离也越来越近，这不仅会导致金属走线之间的寄生电容随之增大，还会导致器件制程工艺难度不断增加，进而影响3D NAND存储器件的运行速度，且不利于降低生产成本。
【发明内容】
本发明的目的在于提供一种半导体器件及其制作方法，以在提高半导体器件的集成度和微型化程度的同时，能够避免由于半导体器件中导电走线之间的寄生电容增大、以及制程工艺难度增加，而导致半导体器件的操作速度减慢、以及生产成本增加的问题。
为了解决上述问题，本发明提供了一种半导体器件的制作方法，该半导体器件的制作方法包括：形成基底；在基底上形成多个间隔设置的第一导电走线；在基底上形成覆盖第一导电走线的第一绝缘层；在第一绝缘层上形成位于第一导电走线之间且露出基底的开口；在开口中形成第二导电走线；去除第一绝缘层，以得到位于第一导电走线和第二导电走线之间的空隙区；在空隙区中形成具有气腔间隙的第二绝缘层，第二绝缘层的介电常数小于第一绝缘层的介电常数。
其中，第二绝缘层包括具有气腔间隙的绝缘材料。
其中，在第一绝缘层上形成位于第一导电走线之间且露出基底的开口，具体包括：对预设区域中的第一绝缘层进行冲压，以形成位于第一导电走线之间且露出基底的开口。
其中，在基底上形成多个间隔设置的第一导电走线，具体包括：在基底上形成导电材料层；在导电材料层上依次形成硬掩膜层和光刻胶层；进行曝光显影，以图案化光刻胶层；根据图案化的光刻胶层刻蚀硬掩膜层，得到图案化的硬掩膜层；根据图案化的硬掩膜层刻蚀导电材料层，得到图案化的导电材料层，图案化的导电材料层包括多个间隔设置的第一导电走线。
其中，形成基底，具体包括：在衬底上形成叠层结构，叠层结构包括在垂直于衬底的方向上交替设置的若干层栅极牺牲层和栅绝缘层；形成贯穿叠层结构的沟道结构；形成贯穿叠层结构的栅线狭缝；通过栅线狭缝将叠层结构中的栅极牺牲层置换成栅极层；在栅线狭缝中形成共源极结构。
其中，形成基底，还包括：在叠层结构上形成介质层；在介质层中形成多个接触，接触的一端电连接于第一导电走线或第二导电走线，接触的另一端电连接于栅极层、沟道结构或共源极结构。
其中，第一导电走线通过对应的接触电连接到栅极层、沟道结构或共源极结构。
其中，第二导电走线通过对应的接触电连接到栅极层、沟道结构或共源极结构。
为了解决上述问题，本发明还提供了一种半导体器件，该半导体器件包括：基底；位于基底上的导电走线层，导电走线层包括多个间隔设置的第一导电走线、以及位于第一导电走线之间的第二导电走线；位于第一导电走线和第二导电走线之间的具有气腔间隙的第二绝缘层。
其中，基底具体包括：衬底；位于衬底上的叠层结构，叠层结构包括在垂直于衬底的方向上交替设置的若干层栅极层和栅绝缘层；贯穿叠层结构的沟道结构；贯穿叠层结构的栅线狭缝；位于栅线狭缝中的共源极结构。
其中，基底还包括：位于叠层结构上的介质层；位于介质层中的多个接触，接触的一端电连接于第一导电走线或第二导电走线，接触的另一端电连接于栅极层、沟道结构或共源极结构。
本发明的有益效果是：区别于现有技术，本发明提供的半导体器件及其制作方法，通过形成基底，并在基底上形成多个间隔设置的第一导电走线，然后在基底上形成覆盖第一导电走线的第一绝缘层，并在第一绝缘层上形成位于第一导电走线之间且露出基底的开口，之后在开口中形成第二导电走线，接着去除第一绝缘层，以得到位于第一导电走线和第二导电走线之间的空隙区，并在空隙区中形成具有气腔间隙的第二绝缘层，第二绝缘层的介电常数小于第一绝缘层的介电常数，从而在提高半导体器件的集成度和微型化程度的同时，能够避免由于半导体器件中导电走线之间的寄生电容增大、以及制程工艺难度增加，而导致半导体器件的操作速度减慢、以及生产成本增加的问题。
【附图说明】
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的半导体器件的制作方法的流程示意图；
图2a～2m是对应于本发明实施例提供的半导体器件的制作工艺流程的剖面结构示意图；
图3是本发明实施例提供的半导体器件的制作方法的另一流程示意图。
【具体实施方式】
下面结合附图和实施例，对本发明作进一步的详细描述。特别指出的是，以下实施例仅用于说明本发明，但不对本发明的范围进行限定。同样的，以下实施例仅为本发明的部分实施例而非全部实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
另外，本发明所提到的方向用语，例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。在各个附图中，结构相似的单元采用相同的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，附图中可能未示出某些公知的部分。
本发明可以各种形式呈现，以下将描述其中一些示例。
请参阅图1，图1是本发明实施例提供的半导体器件的制作方法的流程示意图，该半导体器件的制作方法具体流程可以如下：
步骤S11：形成基底。
其中，步骤S11完成后的剖面结构示意图如图2a所示。
上述基底21可以包括衬底211以及位于衬底211上的介质层212。其中，衬底211的材质可以为硅、锗或绝缘体上硅(Silicon-On-Insulator，SOI)等半导体材料。上述介质层212的材质可以为氧化硅等绝缘材料。在一些实施例中，上述基底21还可以包括形成于介质层212中的多个接触213，每一接触213可以在垂直于衬底211的纵向Z上延伸，并可以贯穿上述介质层212。具体地，上述接触213可以用于实现位于上述介质层212的纵向Z两侧上的结构之间的电连接，且该接触213的材质可以为钨等导电材料。
步骤S12：在基底上形成多个间隔设置的第一导电走线。
在一个实施例中，如图3所示，上述步骤S12可以具体包括：
步骤S121：在基底上形成导电材料层。
其中，步骤S121完成后的剖面结构示意图如图2b所示。
上述导电材料层23可以共形覆盖上述基底21，且该导电材料层23的材质可以为钨等导电材料。并且，具体实施时，可以采用溅射法、物理气相沉积法、化学气相淀积法、原子层沉积法、金属有机物热分解法、激光辅助淀积法等方法，在上述基底21上形成导电材料层23。例如，可以通过磁控溅射在上述基底21的介质层212上生长导电材料层23(比如，钨层)。
步骤S122：在导电材料层上依次形成硬掩膜层和光刻胶层。
其中，步骤S122完成后的剖面结构示意图如图2c所示。
上述硬掩膜层24可以共形覆盖上述导电材料层23，且该硬掩膜层24的材质可以但不限于为非定形碳(AC)。并且，在一些实施例中，如图2e所示，在形成上述光刻胶层25之前，还可以在上述硬掩膜层25上形成底部抗反射层26，相应地，上述步骤S122可以被替换为：在导电材料层23上依次形成硬掩膜层24、底部抗反射层26和光刻胶层25。其中，上述底部抗反射层26的材质可以但不限于为氮氧化硅(SiON)。
在另一些实施例中，为了增大硬掩膜层24与导电材料层23之间的结合力，如图2e所示，在形成上述硬掩膜层24之前，还可以在上述导电材料层23上形成过渡层27，相应地，上述步骤S122可以被替换为：在导电材料层23上依次形成过渡层27、硬掩膜层24、底部抗反射层26和光刻胶层25。其中，上述过渡层27的材质可以但不限于为氮化硅钨(WSiN)，并且，上述硬掩膜层24与该过渡层27之间的结合力、以及上述导电材料层23与该过渡层27之间的结合力均大于上述硬掩膜层24与上述导电材料层23之间的结合力，从而，通过在硬掩膜层24与导电材料层23之间设置过渡层27，能够有效增大硬掩膜层24与导电材料层23之间的结合力，进而避免硬掩膜层24从导电材料层23上剥离，有利于提高产品良率。
步骤S123：进行曝光显影，以图案化光刻胶层。
其中，步骤S123完成后的剖面结构示意图如图2d所示。
在曝光显影过程中，上述底部抗反射层26能够有效消除光反射切入和驻波现象。其中，图案化的光刻胶层25可以包括开口图案，且该开口图案的形状可以与相邻两个上述第一导电走线221之间间隔区域的形状相对应，例如，相邻两个上述第一导电走线221之间间隔区域的横截面形状为矩形，则上述图案化的光刻胶层25上开口图案的形状也对应为矩形。
步骤S124：根据图案化的光刻胶层刻蚀硬掩膜层，得到图案化的硬掩膜层。
其中，步骤S124完成后的剖面结构示意图如图2e所示。
图案化的硬掩膜层24可以包括开口图案，且该开口图案的形状可以与上述图案化的光刻胶层25上的开口图案相同。并且，具体实施时，可以采用各向异性刻蚀工艺，例如，采用干法刻蚀工艺(比如，等离子刻蚀工艺、反应离子刻蚀工艺等)，刻蚀去除通过上述图案化的光刻胶层25上开口图案暴露出来的硬掩膜层24，以得到图案化的硬掩膜层24。
在一些实施例中，如图2e所示，当上述硬掩膜层24和上述光刻胶层25之间形成有底部抗反射层26时，该底部抗反射层26可以与上述硬掩膜层24基于同一工艺刻蚀，也即，在刻蚀去除通过上述图案化的光刻胶层25上开口图案暴露出来的硬掩膜层24的过程中，通过上述图案化的光刻胶层25上开口图案暴露出来的底部抗反射层26也会被刻蚀去除。
在另一些实施例中，如图2e所示，当上述硬掩膜层24和上述导电材料层23之间形成有过渡层27时，该过渡层27也可以与上述硬掩膜层24基于同一工艺刻蚀，也即，在刻蚀去除通过上述图案化的光刻胶层25上开口图案暴露出来的硬掩膜层24的过程中，通过上述图案化的光刻胶层25上开口图案暴露出来的过渡层27也会被刻蚀去除。
步骤S125：根据图案化的硬掩膜层刻蚀导电材料层，得到图案化的导电材料层，图案化的导电材料层包括多个间隔设置的第一导电走线。
其中，步骤S125完成后的剖面结构示意图如图2f所示。
上述第一导电走线221可以在平行于基底21的第二横向Y上延伸，并且上述多个第一导电走线221可以相互平行且间隔设置，例如，可以具体是相互平行且等间隔设置的。
具体地，可以采用各向异性刻蚀工艺(比如，等离子体刻蚀工艺)，刻蚀去除通过上述图案化的硬掩膜层24上开口图案暴露出来的导电材料层23直达基底21表面，以得到上述多个间隔设置的第一导电走线221。可以理解的是，在采用各向异性刻蚀工艺刻蚀形成上述第一导电走线221的过程中，上述图案化的硬掩膜层24能够较好地起到阻挡刻蚀的作用，并且不会被刻蚀减薄，或者仅是靠近第一导电走线221的局部区域被刻蚀减薄了。
在另一些实施例中，还可以采用各向同性刻蚀工艺，例如，采用湿法刻蚀工艺，刻蚀去除通过上述图案化的硬掩膜层24上开口图案暴露出来的导电走线层23直达基底21表面，以得到上述多个间隔设置的第一导电走线221。可以理解的是，在采用各向同性刻蚀工艺刻蚀形成上述第一导电走线221的过程中，上述图案化的硬掩膜层24相对于上述导电走线层23具有一定大小的刻蚀选择比，该图案化的硬掩膜层24和上述第一导电走线221可以同时与刻蚀剂发生反应而被消耗，并且，该图案化的硬掩膜层24的厚度应该足够大，以确保在刻蚀完成时其仍能具有一定大小的厚度。
在上述实施例中，在刻蚀完上述硬掩膜层24，也即，在上述步骤S124之后，以及在上述步骤S125之前，还可以包括：去除上述硬掩膜层24上剩余的底部抗反射层26和图案化的光刻胶层25。
并且，可以理解的是，以上形成第一导电走线221的方法，在一变形实施例中也可以是直接以图案化的光刻胶层25作为图案掩膜，同时刻蚀上述硬掩膜层24和上述导电走线层23形成的。
步骤S13：在基底上形成覆盖第一导电走线的第一绝缘层。
其中，步骤S13完成后的剖面结构示意图如图2g所示。
上述第一绝缘层28与图案化的上述导电走线层23背离基底21的表面(也即，上表面)共形，以使位于图案化的上述导电走线层23中第一导电走线221之间的沟槽会被复制到上述第一绝缘层28背离基底21的表面(也即，上表面)上，而得到位于上述第一绝缘层28的上表面上的沟槽。其中，第一绝缘层28的材质可以为氧化硅等绝缘材料。并且，具体实施时，可以采用物理气相沉积法、化学气相淀积法、原子层沉积法、激光辅助淀积法等方法，在形成第一导电走线221的上述基底21上形成第一绝缘层28。例如，可以采用原子层沉积法，在上述基底21上沉积覆盖第一导电走线221的第一绝缘层28(比如，氧化硅层)。
步骤S14：在第一绝缘层上形成位于第一导电走线之间且露出基底的开口。
在一些实施例中，如图3所示，上述步骤S14可以具体包括：
步骤S141：对预设区域中的第一绝缘层进行冲压，以形成位于第一导电走线之间且露出基底的开口。
其中，步骤S141完成后的剖面结构示意图如图2h或2i所示。
上述开口281位于相邻两个第一导电走线221之间，且可以在垂直于基底21的纵向Z上延伸，并贯穿上述第一绝缘层28，以露出部分基底21。其中，上述开口281可以具体为条状沟槽，且该条状沟槽可以沿平行于基底21的第二横向Y延伸，并与上述第一导电走线221间隔设置。在一个具体实施例中，上述多个第一导电走线221可以相互平行且间隔设置，上述条状沟槽与上述第一导电走线221也可以相互平行且间隔设置。
在本实施例中，每相邻两个第一导电走线221之间可以形成有至少一个开口281。具体地，如图2h所示，当每相邻两个第一导电走线221之间仅形成有一个开口281时，相邻两个第一导电走线221之间的开口281与该相邻两个第一导电走线221之间的间隔距离可以相等，对应上述预设区域可以位于该相邻两个第一导电走线221之间间隔区域在第一横向X的中部位置上，其中，第一横向X平行于基底21且垂直于上述第二横向Y。
在另一些具体实施例中，如图2i所示，当每相邻两个第一导电走线221之间形成有多个开口281时，相邻两个第一导电走线221之间的多个开口281与该相邻两个第一导电走线221可以相互平行且等间隔距离分布于上述基底21上，对应上述预设区域可以位于该相邻两个第一导电走线221之间间隔区域在第一横向X的(N+1)等分位置上，其中，N用于表征位于该相邻两个第一导电走线221之间的开口281的数量。
并且，具体实施时，可以通过冲压将上述预设区域中的第一绝缘层28压溃，以去除上述预设区域中的第一绝缘层28，进而在第一绝缘层28的预设区域处形成位于第一导电走线221之间且露出基底21的开口281。
在一些替代实施例中，还可以通过刻蚀方法形成上述开口281，相应地，上述步骤S141可以被替换为：
步骤S142：刻蚀第一绝缘层以形成位于第一导电走线之间且露出基底的开口。
并且，具体实施时，可以采用各向异性刻蚀工艺，例如，采用干法刻蚀工艺(比如，等离子刻蚀工艺、反应离子刻蚀工艺等)，刻蚀去除上述预设区域中的第一绝缘层28，以露出部分基底21，从而在第一绝缘层28的预设区域处形成位于第一导电走线221之间且露出基底21的开口281。
在上述实施例中，为了减小冲压或刻蚀形成上述开口281的工艺难度，可以选择在上述第一绝缘层28上表面的沟槽处，对该第一绝缘层28进行冲压或刻蚀，对应上述预设区域可以位于上述第一绝缘层28上表面的沟槽处，并且上述第一绝缘层28在其上表面的沟槽处的厚度较小，因而有利于减小冲压或刻蚀形成上述开口281的工艺难度。
步骤S15：在开口中形成第二导电走线。
其中，步骤S15完成后的剖面结构示意图如图2j所示。
上述第二导电走线222位于相邻两个第一导电走线221之间，并可以沿平行于基底21的第二横向Y延伸。并且，该第二导电走线222还可以在垂直于基底21的方向上贯穿上述第一绝缘层28。
在一个具体实施例中，上述第二导电走线222和上述第一导电走线221可以相互平行且间隔设置，例如，可以相互平行且等间隔设置。其中，第二导电走线222的材质可以为钨等导电材料，且该第二导电走线222与上述第一导电走线221可以具有相同的材质。
并且，具体实施时，可以采用溅射法、物理气相沉积法、化学气相淀积法、原子层沉积法、金属有机物热分解法、激光辅助淀积法等方法，在上述开口281中填充导电材料，之后采用化学机械抛光方法去除位于上述开口281外部的导电材料，以得到第二导电走线222、以及由上述第一导电走线221和上述第二导电走线222所组成的导电走线层22。
在一些具体实施例中，在通过化学机械抛光方法去除位于上述开口281外部的导电材料的过程中，位于上述第一导电走线221上的第一绝缘层28也可以被去除，以露出上述第一导电走线221的顶表面。另外，为了确保导电走线层22中第一导电走线221和第二导电走线222相对于基底21的高度能够一致，在上述通过化学机械抛光方法去除位于上述开口281外部的导电材料的过程中，不在同一高度上的第一导电走线221和/或第二导电走线222也会被去除，如此，有利于提高导电走线层22与后续形成于该导电走线层22上的功能结构之间的电连接效果。
并且，需要说明的是，相较于现有技术中通过同一道刻蚀工艺同时形成上述导电走线层22中第一导线走线221和第二导线走线222的方案，本实施例中先通过一道刻蚀工艺形成上述导电走线层22中的部分导电走线(也即，上述第一导线走线221)，再通过冲压工艺或另一道刻蚀工艺在先前形成的导电走线之间形成新的导电走线(也即，上述第二导线走线222)，能够降低半导体器件的制作工艺对刻蚀精度的要求，进而能够降低工艺难度和生产成本，并有利于提高半导体器件的集成度和小型化程度。
步骤S16：去除第一绝缘层，以得到位于第一导电走线和第二导电走线之间的空隙区。
其中，步骤S16完成后的剖面结构示意图如图2k所示。
具体地，可以采用湿法刻蚀工艺，选择性地去除上述第一绝缘层28，并在去除上述第一绝缘层28的过程中，确保刻蚀液不会对上述基底21和上述导电走线层22造成损伤。
步骤S17：在空隙区中形成具有气腔间隙的第二绝缘层，第二绝缘层的介电常数小于第一绝缘层的介电常数。
在一个实施例中，如图3所示，上述步骤S17可以具体包括：
S171：在空隙区中沉积低介电常数材料，以得到具有气腔间隙的第二绝缘层，且气腔间隙是在低介电常数材料的沉积过程中形成的。
其中，步骤S171完成后的剖面结构示意图如图2l所示。
在本实施例中，通过将上述第一导电走线221和第二导电走线222之间的第一绝缘层28置换为比该第一绝缘层28具有更小介电常数的第二绝缘层29，相当于减小了第一导电走线221和第二导电走线222所形成的寄生电容的极板间介质的介电常数，因而能够减小半导体器件中导电走线之间的寄生电容，以有效减小由于器件微型化和器件高集成度所导致的阻容(RC)延迟问题，进而能够提高器件的操作速度。
其中，上述低介电常数材料可以为氟掺杂的氧化硅(FSG)等低介电常数的无机物，也可以为掺入氟的聚酰亚胺等低介电常数的有机聚合物。并且，相比较于不具有气腔间隙的第二绝缘层，本实施例中具有气腔间隙291的第二绝缘层29具有更低的分子密度，更有利于降低上述空隙区中所形成的第二绝缘层29的介电常数。
具体地，上述在低介电常数材料的沉积过程中所形成的气腔间隙，可以是由于上述低介电常数材料在不同材质表面上的沉积速度不同而形成的。例如，若上述低介电常数材料在第一导电走线221和第二导电走线222的侧表面上的沉积速度大于上述低介电常数材料在基底21的顶表面上的沉积速度，则上述第二绝缘层29会在上述空隙区中自该空隙区的第一横向X两侧向第一横向X中部生长，进而使得最终生长得到的第二绝缘层29的第一横向X中部中会存在气腔间隙291。
并且，需要说明的是，在本实施例中，鉴于具有气腔间隙291和低介电常数的第二绝缘层29存在机械强度差、热稳定性不好等缺点，故在前序工艺步骤中，是利用介电常数大小一般，但机械强度和热稳定性比较好的绝缘材料来制作上述第一绝缘层28的，并在制作完成上述导电走线层22之后，才会将上述第一绝缘层28置换为具有气腔间隙且低介电常数的第二绝缘层29，从而能够在减小导电走线之间寄生电容的同时，提高半导体器件制作工艺的稳定性。
在一些替代实施例中，上述第二绝缘层29中的气腔间隙291还可以是预先注入的，或者还可以是低介电常数材料自身所携带的，也即，上述第二绝缘层29可以包括具有气腔间隙291的绝缘材料，相应地，上述步骤S171可以被替代为：
步骤S172：在空隙区中填充具有气腔间隙的绝缘材料，以得到具有气腔间隙的第二绝缘层。
其中，具有气腔间隙291的绝缘材料可以具体为具有气腔间隙291的低介电常数材料，例如，可以具体为多孔低介电常数材料，且该多孔低介电常数材料中气腔间隙291的尺寸可以为纳米级。
并且，需要说明的是，本实施例所提供的半导体器件的制作方法可以应用于制作任何具有上述导电走线层22的器件(比如，三维存储器)。其中，以本实施例所提供的半导体器件的制作方法应用于制作三维存储器为例，该三维存储器可以包括电连接的存储阵列芯片和外围电路芯片，且上述导电走线层22可以具体为该三维存储器中存储阵列芯片内的导电走线层，或者也可以具体为该三维存储器中外围电路芯片内的导电走线层。
在一个具体实施例中，当上述导电走线层22为三维存储器中存储阵列芯片内的导电走线层时，如图2m所示，上述基底21可以具体包括衬底211、以及依次形成于衬底211上的叠层结构、多个沟道结构216和多个共源极结构(图中未示出)。其中，叠层结构可以包括在纵向Z(也即，垂直于衬底211的方向)上交替设置的若干层栅极层214和栅绝缘层215。沟道结构216和共源极结构在垂直于衬底211的方向上贯穿上述叠层结构。
相应地，上述步骤S11可以具体包括：
步骤S111：在衬底上形成叠层结构，叠层结构包括在垂直于衬底的方向上交替设置的若干层栅极牺牲层和栅绝缘层。
其中，栅极牺牲层的材质可以但不限于为氮化硅，栅绝缘层215的材质可以但不限于为氧化硅，从而能够形成氮化硅层/氧化硅层的叠层结构，并且，在后续步骤中还会通过置换工艺换掉上述栅极牺牲层并在相同位置填充导电材料(比如，钨)，以形成上述栅极层214。
步骤S112：形成贯穿叠层结构的沟道结构。
具体地，可以通过由上至下刻蚀上述叠层结构，形成穿过叠层结构的沟道孔，并在该沟道孔底部通过选择性外延生长形成外延层，之后在该沟道孔的侧壁以及外延层的表面上依次沉积作为存储功能层的第一氧化物层、氮化物层和第二氧化物层，并去除位于外延层的表面上的部分存储功能层，以露出外延层，然后在存储功能层的表面至沟道孔底部形成作为沟道的半导体层(比如，多晶硅层)，并在沟道内侧沉积一层氧化物层，以填充沟道孔中的剩余空间，进而得到上述沟道结构216。
步骤S113；形成贯穿叠层结构的栅线狭缝。
其中，栅线狭缝在垂直于衬底211的方向上贯穿上述叠层结构。
步骤S114：通过栅线狭缝将叠层结构中的栅极牺牲层置换成栅极层。
具体地，可以通过置换工艺换掉上述叠层结构中的栅极牺牲层，并在相同位置填充导电材料(比如，钨)，以形成上述叠层结构的栅极层214。
步骤S115：在栅线狭缝中形成共源极结构。
其中，共源极结构可以包括形成于上述栅线狭缝中的间隔层(比如，氧化物层)和共源极(比如，钨层)。
在上述实施例中，为了形成上述介质层212和上述接触213，在上述步骤S115之后，上述步骤S11还可以包括：
步骤S116：在叠层结构上形成介质层。
步骤S117：在介质层中形成多个接触，接触的一端电连接于第一导电走线或第二导电走线，接触的另一端电连接于栅极层、沟道结构或共源极结构。
具体地，上述第一导电走线221可以通过对应的接触213电连接到栅极层214、沟道结构216或共源极结构。上述第二导电走线222可以通过对应的接触213电连接到栅极层214、沟道结构216或共源极结构。
在一些具体实施例中，上述多个接触213可以包括位线接触，该位线接触可以在垂直于衬底211的方向上延伸，且一端与对应的沟道结构216电连接，另一端与对应的第一导电走线221或第二导电走线222电连接。
在一些具体实施例中，上述多个接触213可以包括字线接触，该字线接触可以在垂直于衬底211的方向上延伸，且一端与对应的栅极层214电连接，另一端与对应的第一导电走线221或第二导电走线222电连接。
在一些具体实施例中，上述多个接触213可以包括共源极线接触，该共源极线接触可以在垂直于衬底211的方向上延伸，且一端与对应的共源极结构电连接，另一端与对应的第一导电走线221或第二导电走线222电连接。
在另一个具体实施例中，当上述导电走线层22为三维存储器中外围电路芯片内的导电走线层时，上述基底21的衬底211中可以形成有多个晶体管(比如，包含CMOS结构的晶体管)。并且，上述接触213可以在垂直于衬底211的方向上延伸，并一端与衬底211中对应的晶体管电连接，另一端与导电走线层22中对应的第一导电走线层221或第二导电走线222电连接。
区别于现有技术，本实施例提供的半导体器件的制作方法，通过形成基底，并在基底上形成多个间隔设置的第一导电走线，然后在基底上形成覆盖第一导电走线的第一绝缘层，并在第一绝缘层上形成位于第一导电走线之间且露出基底的开口，之后在开口中形成第二导电走线，接着去除第一绝缘层，以得到位于第一导电走线和第二导电走线之间的空隙区，并在空隙区中形成具有气腔间隙的第二绝缘层，第二绝缘层的介电常数小于第一绝缘层的介电常数，从而在提高半导体器件的集成度和微型化程度的同时，能够避免由于半导体器件中导电走线之间的寄生电容增大、以及制程工艺难度增加，而导致半导体器件的操作速度减慢、以及生产成本增加的问题。
根据本发明上述方法实施例制作而成的半导体器件如图2l所示，该半导体器件包括基底21、以及依次设置于基底21上的导电走线层22和具有气腔间隙291的第二绝缘层29。其中，导电走线层22包括多个间隔设置的第一导电走线221、以及位于基底21上第一导电走线221之间的第二导电走线222，并且，第二绝缘层29位于第一导电走线221和第二导电走线222之间。具体地，第二导电走线222可以是通过在基底21上形成覆盖第一导电走线221的第一绝缘层，然后在该第一绝缘层上形成位于第一导电走线221之间且露出基底21的开口，并在该开口中填充导电材料形成的。上述第二绝缘层29可以是通过在形成上述导电走线层22之后，去除上述第一绝缘层，以得到位于第一导电走线和第二导电走线之间的空隙区，并在该空隙区中填充绝缘材料(比如，低介电常数材料)形成的，并且，第二绝缘层29的介电常数小于上述第一绝缘层的介电常数。
在一个具体实施例中，如图2m所示，上述基底21可以具体包括衬底211、位于衬底211上的叠层结构、贯穿叠层结构的沟道结构216、贯穿叠层结构的栅线狭缝(图中未示出)以及位于栅线狭缝中的共源极结构(图中未示出)。其中，叠层结构可以包括在垂直于衬底211的方向上交替设置的若干层栅极层214和栅绝缘层215。上述第一导电走线221可以电连接于上述栅极层214、沟道结构216或共源极结构。上述第二导电走线222可以电连接于上述栅极层214、沟道结构216或共源极结构。
具体地，上述基底21还可以包括位于叠层结构上的介质层212、以及位于介质层212中的多个接触213。其中，接触213的一端可以电连接于上述第一导电走线221或上述第二导电走线222，接触213的另一端可以电连接于上述栅极层214、上述沟道结构216或上述共源极结构。
在一个具体实施例中，上述导电走线层22可以包括作为位线的第一导电走线221和第二导电走线222，或者作为字线互连线的第一导电走线221和第二导电走线222，且上述字线互连线可以通过对应的接触213电连接到对应的栅极层214，上述位线可以通过对应的接触213电连接到对应的沟道结构216。
需要说明的是，本实施例中半导体器件的各个结构可以参考上述方法实施例中所描述的具体实施方式，故此处不再赘述。
区别于现有技术，本实施例提供的半导体器件，能够在提高半导体器件的集成度吗，和微型化程度的同时，避免由于半导体器件中导电走线之间的寄生电容增大、以及制程工艺难度增加，而导致半导体器件的操作速度减慢、以及生产成本增加的问题。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (11)

1.一种半导体器件的制作方法，其特征在于，包括：
形成基底；
在所述基底上形成多个间隔设置的第一导电走线；
在所述基底上形成覆盖所述第一导电走线的第一绝缘层；
在所述第一绝缘层上形成位于所述第一导电走线之间且露出所述基底的开口；
在所述开口中形成第二导电走线；
去除所述第一绝缘层，以得到位于所述第一导电走线和所述第二导电走线之间的空隙区；
在所述空隙区中形成具有气腔间隙的第二绝缘层，所述第二绝缘层的介电常数小于所述第一绝缘层的介电常数。
2.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述第二绝缘层包括具有气腔间隙的绝缘材料。
3.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述在所述第一绝缘层上形成位于所述第一导电走线之间且露出所述基底的开口，具体包括：
对预设区域中的所述第一绝缘层进行冲压，以形成位于所述第一导电走线之间且露出所述基底的开口。
4.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述在所述基底上形成多个间隔设置的第一导电走线，具体包括：
在所述基底上形成导电材料层；
在所述导电材料层上依次形成硬掩膜层和光刻胶层；
进行曝光显影，以图案化所述光刻胶层；
根据图案化的所述光刻胶层刻蚀所述硬掩膜层，得到图案化的所述硬掩膜层；
根据图案化的所述硬掩膜层刻蚀所述导电材料层，得到图案化的所述导电材料层，图案化的所述导电材料层包括多个间隔设置的第一导电走线。
5.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述形成基底，具体包括：
在衬底上形成叠层结构，所述叠层结构包括在垂直于所述衬底的方向上交替设置的若干层栅极牺牲层和栅绝缘层；
形成贯穿所述叠层结构的沟道结构；
形成贯穿所述叠层结构的栅线狭缝；
通过所述栅线狭缝将所述叠层结构中的所述栅极牺牲层置换成栅极层；
在所述栅线狭缝中形成共源极结构。
6.根据权利要求5所述的半导体器件的制作方法，其特征在于，所述形成基底，还包括：
在所述叠层结构上形成介质层；
在所述介质层中形成多个接触，所述接触的一端电连接于所述第一导电走线或所述第二导电走线，所述接触的另一端电连接于所述栅极层、所述沟道结构或所述共源极结构。
7.根据权利要求6所述的半导体器件的制作方法，其特征在于，所述第一导电走线通过对应的所述接触电连接到所述栅极层、所述沟道结构或所述共源极结构。
8.根据权利要求6所述的半导体器件的制作方法，其特征在于，所述第二导电走线通过对应的所述接触电连接到所述栅极层、所述沟道结构或所述共源极结构。
9.一种半导体器件，其特征在于，包括：
基底；
位于所述基底上的导电走线层，所述导电走线层包括多个间隔设置的第一导电走线、以及位于所述第一导电走线之间的第二导电走线；
位于所述第一导电走线和所述第二导电走线之间的具有气腔间隙的第二绝缘层。
10.根据权利要求9所述的半导体器件，其特征在于，所述基底具体包括：
衬底；
位于所述衬底上的叠层结构，所述叠层结构包括在垂直于所述衬底的方向上交替设置的若干层栅极层和栅绝缘层；
贯穿所述叠层结构的沟道结构；
贯穿所述叠层结构的栅线狭缝；
位于所述栅线狭缝中的共源极结构。
11.根据权利要求10所述的半导体器件，其特征在于，所述基底还包括：
位于所述叠层结构上的介质层；
位于所述介质层中的多个接触，所述接触的一端电连接于所述第一导电走线或所述第二导电走线，所述接触的另一端电连接于所述栅极层、所述沟道结构或所述共源极结构。
CN202111066931.8A 2021-09-13 2021-09-13 半导体器件及其制作方法 Pending CN113809002A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111066931.8A CN113809002A (zh) 2021-09-13 2021-09-13 半导体器件及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111066931.8A CN113809002A (zh) 2021-09-13 2021-09-13 半导体器件及其制作方法

Publications (1)

Publication Number Publication Date
CN113809002A true CN113809002A (zh) 2021-12-17

Family

ID=78940831

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111066931.8A Pending CN113809002A (zh) 2021-09-13 2021-09-13 半导体器件及其制作方法

Country Status (1)

Country Link
CN (1) CN113809002A (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102073431A (zh) * 2011-03-07 2011-05-25 深圳市中显微电子有限公司 一种电容式触摸屏的触控面板及其制造方法
CN102654800A (zh) * 2011-03-04 2012-09-05 瀚宇彩晶股份有限公司 触控结构的成形方法
WO2017111803A1 (en) * 2015-12-24 2017-06-29 Intel Corporation Techniques for forming electrically conductive features with improved alignment and capacitance reduction
US20190267374A1 (en) * 2017-11-29 2019-08-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Structure Cutting Process and Structures Formed Thereby
US20200258776A1 (en) * 2019-02-07 2020-08-13 International Business Machines Corporation Interconnect with high quality ultra-low-k dielectric
CN111785728A (zh) * 2020-06-03 2020-10-16 长江存储科技有限责任公司 3d存储器件的位线制造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102654800A (zh) * 2011-03-04 2012-09-05 瀚宇彩晶股份有限公司 触控结构的成形方法
CN102073431A (zh) * 2011-03-07 2011-05-25 深圳市中显微电子有限公司 一种电容式触摸屏的触控面板及其制造方法
WO2017111803A1 (en) * 2015-12-24 2017-06-29 Intel Corporation Techniques for forming electrically conductive features with improved alignment and capacitance reduction
US20190267374A1 (en) * 2017-11-29 2019-08-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Structure Cutting Process and Structures Formed Thereby
US20200258776A1 (en) * 2019-02-07 2020-08-13 International Business Machines Corporation Interconnect with high quality ultra-low-k dielectric
CN111785728A (zh) * 2020-06-03 2020-10-16 长江存储科技有限责任公司 3d存储器件的位线制造方法

Similar Documents

Publication Publication Date Title
TWI685841B (zh) 動態隨機存取記憶體及其製造方法
US10186485B2 (en) Planarized interlayer dielectric with air gap isolation
CN112736036A (zh) 半导体结构及其形成方法
CN111799273A (zh) 一种半导体器件及其制造方法
US20120168902A1 (en) Method for fabricating a capacitor and capacitor structure thereof
CN115332251A (zh) 半导体结构及其制造方法
KR20070017656A (ko) 반도체 소자의 제조 방법
CN114373712A (zh) 半导体结构及其形成方法
CN113809002A (zh) 半导体器件及其制作方法
KR20210002139A (ko) 수직형 메모리 장치
CN110729305A (zh) 存储元件及其制造方法
TWI741710B (zh) 三維記憶體元件的接觸墊結構及其形成方法
CN111785718B (zh) 动态随机存取存储器及其制造方法
CN210837712U (zh) 半导体结构
TW201913958A (zh) 立體記憶體元件及其製作方法
CN112420717A (zh) 三维存储器及其制造方法
CN114823486A (zh) 半导体结构的形成方法
CN111326511A (zh) 存储器件及其制造方法
CN110600477A (zh) 光掩模、三维存储器件的制备方法及三维存储器件
CN111769037B (zh) 用于半导体结构的刻蚀方法及3d存储器件的制造方法
US20230061535A1 (en) Semiconductor device and manufacturing method thereof, nand memory device
CN117500365B (zh) 电容器的制备方法
CN218920890U (zh) 半导体器件
WO2022062644A1 (zh) 半导体结构及其制备方法、存储装置
US20230189514A1 (en) 3d semiconductor device and method of forming the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination