CN112420717A - 三维存储器及其制造方法 - Google Patents

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CN112420717A
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王恩博
汤召辉
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Abstract

本发明涉及半导体器件领域，公开了一种三维存储器及其制造方法。所述三维存储器包括：半导体结构，所述半导体结构包含衬底和层叠于所述衬底上的堆叠层，其中，所述堆叠层包括交替设置的层间绝缘层和栅极层；所述堆叠层形成有阶梯结构，所述阶梯结构具有多个台阶；所述阶梯结构上形成有阶梯式的阻挡层；在所述阻挡层上的阶梯式的金属刻蚀停止层；在所述金属刻蚀停止层上的氧化层；在所述氧化层中的接触孔，所述接触孔垂直延伸穿过所述金属刻蚀停止层和所述阻挡层，且所述接触孔内填充有导电材料层与所述栅极层接触。本发明提供的三维存储器及其制造方法避免了在刻蚀下层台阶的接触孔时，上层台阶的栅极层发生刻蚀穿通。

Description

三维存储器及其制造方法
技术领域
本发明涉及半导体器件领域，具体涉及一种三维存储器及其制造方法。
背景技术
为了克服二维存储器件的限制，业界已经研发了具有三维(3D)结构的存储器件，通过将存储器单元三维地布置在衬底之上来提高集成密度。
在例如3D NAND闪存的三维存储器件中，存储阵列可包括核心(core)区和阶梯区。阶梯区用来供存储阵列各层中的栅极层引出接触部。这些栅极层作为存储阵列的字线，执行编程、擦写、读取等操作。
在3D NAND闪存的制作过程中，在阶梯区的各级台阶结构上刻蚀形成接触孔，然后填充接触孔，从而引出栅极层的电信号。在实际生产过程中，由于3D NAND闪存台阶层数较多，在接触孔刻蚀步骤中，为了保证下层台阶能够被顺利引出，上层台阶容易被过刻蚀(Over Etch)，出现刻蚀穿通(Punch Through)，导致栅极金属层之间相互短接，降低产品良率。
发明内容
本发明提供了一种三维存储器及其制造方法，避免了在刻蚀下层台阶的接触孔时，上层台阶的栅极层发生刻蚀穿通。
一方面，本发明提供了一种三维存储器的制造方法，包括：
提供半导体结构，所述半导体结构包含衬底和层叠于所述衬底上的堆叠层，其中，所述堆叠层包括交替设置的层间绝缘层和牺牲层，所述牺牲层用于被置换成栅极层；所述堆叠层形成有阶梯结构，所述阶梯结构具有多个台阶；所述阶梯结构上层叠有阶梯式的阻挡层和氧化层；
在所述阻挡层上形成阶梯式的金属刻蚀停止层；
以所述金属刻蚀停止层作为停止层对所述氧化层进行刻蚀形成接触孔，所述接触孔中暴露部分所述金属刻蚀停止层；
以所述栅极层作为停止层在所述接触孔中对所述金属刻蚀停止层以及所述阻挡层进行刻蚀，使得所述接触孔中暴露部分所述栅极层；
在所述接触孔内填充导电材料层。
优选的，在所述阻挡层上形成阶梯式的金属刻蚀停止层的步骤包括：
在所述阻挡层上形成阶梯式的刻蚀停止层；
将所述牺牲层、所述刻蚀停止层分别置换为所述栅极层、所述金属刻蚀停止层。
优选的，所述刻蚀停止层的材料包括氮化硅。
优选的，所述金属刻蚀停止层的材料包括钨。
优选的，对所述金属刻蚀停止层以及所述阻挡层进行刻蚀采用干法刻蚀。
优选的，所述氧化层与阶梯式的所述刻蚀停止层的顶部台阶齐平。
优选的，所述在所述接触孔内填充导电材料层的步骤，包括：
沿所述接触孔内壁沉积绝缘层；
在所述接触孔底部刻蚀穿通所述绝缘层；
在所述接触孔内填充导电材料层。
另一方面，本发明还提供了一种三维存储器，包括：
半导体结构，所述半导体结构包含衬底和层叠于所述衬底上的堆叠层，其中，所述堆叠层包括交替设置的层间绝缘层和栅极层；所述堆叠层形成有阶梯结构，所述阶梯结构具有多个台阶；所述阶梯结构上形成有阶梯式的阻挡层；
在所述阻挡层上的阶梯式的金属刻蚀停止层；
在所述金属刻蚀停止层上的氧化层；
在所述氧化层中的接触孔，所述接触孔垂直延伸穿过所述金属刻蚀停止层和所述阻挡层，且所述接触孔内填充有导电材料层与所述栅极层接触。
优选的，所述金属刻蚀停止层的材料包括钨。
优选的，所述氧化层与阶梯式的所述金属刻蚀停止层的顶部台阶齐平。
优选的，所述接触孔内还填充有绝缘层，所述绝缘层围绕所述导电材料层。
优选的，多个所述接触孔内的所述导电材料层与多个所述台阶的所述栅极层一一对应接触。
本发明提供的三维存储器及其制造方法，通过在所述阶梯结构上依次形成阻挡层及金属刻蚀停止层，使得在刻蚀下层台阶的所述接触孔时，上层台阶由于所述金属刻蚀停止层及阻挡层的存在，避免了对所述栅极层造成影响以致于发生刻蚀穿通；在进一步刻蚀所述接触孔以实现与所述栅极层接触时，由于各台阶上的所述接触孔在进一步刻蚀时，所需刻蚀的深度相同，确保了刻蚀的准确性，进一步避免各所述栅极层之间相互短接。
附图说明
下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。
图1为本发明实施例提供的三维存储器的制造方法流程示意图；
图2a至图2g为根据本发明实施例提供的方法制造三维存储器过程中的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
本发明针对现有的三维存储器的接触孔刻蚀过程中，上层台阶容易被过刻蚀，出现刻蚀穿通，导致栅极金属层之间相互短接，降低产品良率问题，本发明实施例用以解决该问题。
本发明提供了一种三维存储器的制造方法，图1为所述方法的流程示意图，图2a至图2g为根据所述方法制造三维存储器过程中的结构示意图，参见图1及图2a至图2g所示，所述方法包括以下步骤：
S101、提供半导体结构，所述半导体结构包含衬底100和层叠于所述衬底100上的堆叠层，其中，所述堆叠层包括交替设置的层间绝缘层111和牺牲层112，所述牺牲层112用于被置换成栅极层113；所述堆叠层形成有阶梯结构110，所述阶梯结构具有多个台阶；所述阶梯结构110上层叠有阶梯式的阻挡层120和氧化层140；
S102、在所述阻挡层120上形成阶梯式的金属刻蚀停止层130’；
S103、以所述金属刻蚀停止层130’作为停止层对所述氧化层140进行刻蚀形成接触孔141，所述接触孔141中暴露部分所述金属刻蚀停止层130’；
S104、以所述栅极层113作为停止层在所述接触孔141中对所述金属刻蚀停止层130’以及所述阻挡层120进行刻蚀，使得所述接触孔141中暴露部分所述栅极层113；
S105、在所述接触孔141内填充导电材料层152。
具体地，在本实施例中，步骤S101中提供的所述半导体结构的所述衬底100可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium On Insulator)等。在其他实施例中，所述半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如SiC，还可以为叠层结构，例如Si/SiGe等。
层叠于所述衬底100上的所述堆叠层包括交替设置的层间绝缘层111和所述牺牲层112，所述牺牲层112用于在后续制程中被置换成栅极层113，所述层间绝缘层111和所述牺牲层112的厚度可以不相等。所述堆叠层根据垂直方向所需形成的存储单元的个数来确定堆叠的层数，所述堆叠层的层数例如可以为8层、32层、64层、192层以及更高的层数等，堆叠的层数越多，越能提高存储器件的集成度。可以采用化学气相沉积、原子层沉积或其他合适的沉积方法，依次交替沉积所述层间绝缘层111和所述牺牲层112，以形成所述堆叠层。其中，在本实施例中，所述层间绝缘层111的材料可以为氧化硅(SiOx)，所述牺牲层112的材料可以为氮化硅(SiNx)。
进一步地，位于所述堆叠层中最顶层的氧化硅层可以作为硬掩膜层，用于确保后续所述堆叠层经图案化处理后，图案不会发生改变。
通过对所述堆叠层进行多次修剪/刻蚀(Trim/Etch)，形成阶梯结构110，所述阶梯结构具有多个台阶，所得结构如图2a所示。
可选地，在本实施例中，所述牺牲层112的边缘形成各个台阶的顶表面。也即，在各个台阶上，所述层间绝缘层111位于下层，所述牺牲层112位于上层。可以理解的是，所述层间绝缘层111与所述牺牲层112的相对位置不限于此，亦可进行调换。
形成所述阶梯结构110之后，在所述阶梯结构110上层叠阶梯式的阻挡层120和氧化层140。其中，所述阻挡层120覆盖各个台阶的顶表面以及侧壁，以作为后续制程中刻蚀所述接触孔141时对所述栅极层113的一重保护层。
在优选的实施方式中，所述阻挡层120通过高密度等离子体化学气相沉积方法(HDP-CVD)形成。HDP工艺具有优良的填孔性，可减少空洞的产生，并且可在相对较低的温度下填充深宽比大的间隙，且采用HDP工艺沉积的薄膜质量较好，杂质含量低，有利于保证三维存储器的稳定性。
在步骤S102中，在所述阻挡层120上形成阶梯式的金属刻蚀停止层130’。
进一步地，步骤S102还包括：
在所述阻挡层120上形成阶梯式的刻蚀停止层130；
将所述牺牲层112、所述刻蚀停止层130分别置换为所述栅极层113、所述金属刻蚀停止层130’。
具体地，在形成所述阻挡层120之后，在所述阻挡层120上形成阶梯式的刻蚀停止层130。优选的，所述刻蚀停止层130的材料可以为氮化硅。所述刻蚀停止层130与所述牺牲层112的材料相同，有利于后续制程中进行置换。
进一步地，所述刻蚀停止层130的厚度可随所述堆叠层层数的增加而增加。
随后在所述刻蚀停止层130上形成氧化层140，以对所述阶梯结构110进行保护，减少器件之间的相互干扰，以及对电连接构件起到支撑作用。
其中，所述氧化层140的材料可以为TEOS(正硅酸乙酯)、氧化硅以及氮氧化硅等。
进一步地，在本实施例中，所述氧化层140与阶梯式的所述刻蚀停止层130的最高层齐平，也即所述氧化层140与阶梯式的所述刻蚀停止层130的顶部台阶齐平，以覆盖所述刻蚀停止层130，更好地起到保护作用，最终所得结构参考图2b中所示。
在形成阶梯式的所述刻蚀停止层130后，在所述堆叠层中形成栅线缝隙(GLS，GateLine Slit，或称“栅极缝隙”、“栅极隔槽”)(图中未示出)，所述栅线缝隙将所述堆叠层划分为多个块区域，各个块区域均包括所述阶梯结构110以及位于相对设置的所述阶梯结构之间的核心区，或核心区以及夹设于相对设置的核心区之间的所述阶梯结构110。通过所述栅线缝隙将所述牺牲层112置换为栅极层113，同时将所述刻蚀停止层130置换为金属刻蚀停止层130’。
具体地，通过形成所述栅线缝隙使所述牺牲层112以及所述刻蚀停止层130具有裸露的端面，从而能够从上述裸露端面开始采用刻蚀液对所述牺牲层112以及所述刻蚀停止层130进行湿法刻蚀，以实现将所述牺牲层112以及所述刻蚀停止层130去除；并且，通过去除所述牺牲层112以及所述刻蚀停止层130，能够在对应的位置形成横向延伸的沟道，以上述沟道作为沉积通道沉积导电材料，以得到所述栅极层113和所述金属刻蚀停止层130’，所得结构如图2c所示。
其中，所述导电材料可以为钨(W)，还可以包括多晶硅或者金属硅化物材料，例如金属硅化物材料可以被提供为包括从钨(W)和钛(Ti)中选择的金属的硅化物材料。所述金属刻蚀停止层130’的材料优选为钨。
进一步地，在前述步骤中形成的所述刻蚀停止层130的厚度可随所述堆叠层层数的增加而增加，故而在经置换工艺后所得的所述金属刻蚀停止层130’的厚度亦可随所述堆叠层层数的增加而增加。具有足够厚度的所述金属刻蚀停止层130’作为所述栅极层113的又一重保护，确保在后续制程中刻蚀上层台阶的所述接触孔141时，避免对所述栅极层113造成不利影响。
置换完成后，为避免上层台阶的所述栅极层113在所述接触孔141刻蚀过程中发生刻蚀穿通，故而分两步刻蚀以形成所述接触孔141。
在步骤S103中，也即第一次刻蚀过程中，以所述金属刻蚀停止层130’作为停止层，对所述氧化层140进行高选择比刻蚀，以在所述氧化层140中形成接触孔141，并垂直延伸至阶梯式的所述金属刻蚀停止层130’。所述接触孔141中暴露部分所述金属刻蚀停止层130’，所得结构如图2d所示。
所述金属刻蚀停止层130’与所述氧化层140具有不同的材质，从而更有利于提高刻蚀过程的选择比，也即对于所述氧化层140具有较高的刻蚀选择比，从而使得在第一次刻蚀达到所述金属刻蚀停止层130’停止时，对所述金属刻蚀停止层130’的消耗较少，进而减小各个台阶上的所述金属刻蚀停止层130’的厚度差异，有利于确保后续制程中的进一步刻蚀的准确度，从而保护各个台阶上的所述栅极层113不会发生刻蚀穿通。
参见图2e，在刻蚀到达所述金属刻蚀停止层130’后，进行步骤S104：进一步刻蚀所述接触孔141：以所述栅极层113作为停止层，在所述接触孔141中对所述金属刻蚀停止层130’以及所述阻挡层120进行刻蚀，以穿过所述金属刻蚀停止层130’以及所述阻挡层120，使得所述接触孔141中暴露部分所述栅极层113，与所述栅极层113接触。
通过干法刻蚀进一步刻蚀所述接触孔141时，由于各个台阶上的所述金属刻蚀停止层130’的厚度差异较小，故进一步刻蚀时的刻蚀深度近似相同，也即进一步刻蚀的深度为所述金属刻蚀停止层130’的厚度与所述阻挡层120的厚度之和，使得不同高低位置的所述接触孔141继续刻蚀相同的深度，减少了传统接触孔刻蚀过程中由于刻蚀下层台阶的接触孔，造成上层的栅极层发生刻蚀穿通的情况，这样，有利于提高产品的良率。
同时，由于所述金属刻蚀停止层130’的厚度可随所述堆叠层的层数进行调整，减小了生产过程中工艺参数波动造成的影响，确保在工艺参数发生微小改变的情况下，减小所述栅极层113在所述接触孔141刻蚀过程中受到的影响。
在所述接触孔141刻蚀完成之后，进行步骤S105：在所述接触孔141内填充导电材料层152。
具体地，所述步骤S105可包括：
沿所述接触孔141内壁沉积绝缘层151，所得结构如图2f所示；
在所述接触孔141底部刻蚀穿通所述绝缘层151；
随后在所述接触孔141内填充导电材料层152，最终形成导电结构150，所得结构如图2g所示。
所述绝缘层151用于确保所述导电材料层152与所述金属刻蚀停止层130’相绝缘，避免各所述栅极层113之间相互短接。
其中所述绝缘层151的材料可以为氧化硅、氮化硅或氮氧化硅等，所述导电材料层152的材料可以为钨，以实现与所述栅极层113导通。
本发明实施例还提供了由上述方法制造的三维存储器，参见图2a和图2g，所述三维存储器包括：半导体结构，所述半导体结构包含衬底100和层叠于所述衬底100上的堆叠层，其中，所述堆叠层包括交替设置的层间绝缘层111和栅极层113；所述堆叠层形成有阶梯结构110，所述阶梯结构具有多个台阶；所述阶梯结构110上形成有阶梯式的阻挡层120；在所述阻挡层120上的阶梯式的金属刻蚀停止层130’；在所述金属刻蚀停止层130’上的氧化层140；在所述氧化层140中的接触孔141，所述接触孔141垂直延伸穿过所述金属刻蚀停止层130’和所述阻挡层120，且所述接触孔141内填充有导电材料层152与所述栅极层113接触。
其中，所述阻挡层120为高密度等离子体HDP层。HDP层的所述阻挡层120有利于减小沉积过程中空洞的产生，有利于提高三维存储器的稳定性。
在本发明实施例中，所述金属刻蚀停止层130’的材料优选为钨。金属材质的所述金属刻蚀停止层130’与所述氧化层140具有不同的材质，有利于所述接触孔141刻蚀过程中高选择比的实现，即有利于提高刻蚀过程中所述氧化层140的刻蚀选择比，使得刻蚀过程中所述金属刻蚀停止层130’的消耗较少，从而减小各个台阶上的所述金属刻蚀停止层130’的厚度差异，有利于提高刻蚀精确度。
如图2g所示，在本实施例中，所述氧化层140与阶梯式的所述金属刻蚀停止层130’的顶部台阶齐平，以实现将所述金属刻蚀停止层130’的全覆盖，可对所述金属刻蚀停止层130’起到保护作用。
进一步地，所述接触孔141内还填充有绝缘层151，所述绝缘层151围绕所述导电材料层152，从而形成导电结构150。所述绝缘层151可确保所述导电材料层152与所述金属刻蚀停止层130’相绝缘，避免各所述栅极层113之间相互短接。而位于各个台阶上的多个所述导电结构150中的所述导电材料层152，与多个台阶的所述栅极层113一一对应接触，以实现将各所述栅极层113的电信号导出。
本发明实施例提供的三维存储器及其制造方法，通过在所述阶梯结构上依次设置所述阻挡层及所述刻蚀停止层，随后将所述刻蚀停止层置换为金属材质的所述金属刻蚀停止层，提高了刻蚀过程中的刻蚀选择比，有利于提高所述接触孔的刻蚀准确度，避免了在堆叠层数较多的情况下，因刻蚀下层台阶的接触孔而造成上层台阶的所述栅极层发生刻蚀穿通，进而导致所述栅极层之间相互短接，降低产品良率。
以上对本发明实施例所提供的一种三维存储器及其制造方法进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例的技术方案的范围。

Claims (12)

1.一种三维存储器的制造方法，其特征在于，包括：
提供半导体结构，所述半导体结构包含衬底和层叠于所述衬底上的堆叠层，其中，所述堆叠层包括交替设置的层间绝缘层和牺牲层，所述牺牲层用于被置换成栅极层；所述堆叠层形成有阶梯结构，所述阶梯结构具有多个台阶；所述阶梯结构上层叠有阶梯式的阻挡层和氧化层；
在所述阻挡层上形成阶梯式的金属刻蚀停止层；
以所述金属刻蚀停止层作为停止层对所述氧化层进行刻蚀形成接触孔，所述接触孔中暴露部分所述金属刻蚀停止层；
以所述栅极层作为停止层在所述接触孔中对所述金属刻蚀停止层以及所述阻挡层进行刻蚀，使得所述接触孔中暴露部分所述栅极层；
在所述接触孔内填充导电材料层。
2.根据权利要求1所述的三维存储器的制造方法，其特征在于，在所述阻挡层上形成阶梯式的金属刻蚀停止层的步骤包括：
在所述阻挡层上形成阶梯式的刻蚀停止层；
将所述牺牲层、所述刻蚀停止层分别置换为所述栅极层、所述金属刻蚀停止层。
3.根据权利要求2所述的三维存储器的制造方法，其特征在于，所述刻蚀停止层的材料包括氮化硅。
4.根据权利要求1所述的三维存储器的制造方法，其特征在于，所述金属刻蚀停止层的材料包括钨。
5.根据权利要求1所述的三维存储器的制造方法，其特征在于，对所述金属刻蚀停止层以及所述阻挡层进行刻蚀采用干法刻蚀。
6.根据权利要求2所述的三维存储器的制造方法，其特征在于，所述氧化层与阶梯式的所述刻蚀停止层的顶部台阶齐平。
7.根据权利要求1所述的三维存储器的制造方法，其特征在于，所述在所述接触孔内填充导电材料层的步骤，包括：
沿所述接触孔内壁沉积绝缘层；
在所述接触孔底部刻蚀穿通所述绝缘层；
在所述接触孔内填充导电材料层。
8.一种三维存储器，其特征在于，包括：
半导体结构，所述半导体结构包含衬底和层叠于所述衬底上的堆叠层，其中，所述堆叠层包括交替设置的层间绝缘层和栅极层；所述堆叠层形成有阶梯结构，所述阶梯结构具有多个台阶；所述阶梯结构上形成有阶梯式的阻挡层；
在所述阻挡层上的阶梯式的金属刻蚀停止层；
在所述金属刻蚀停止层上的氧化层；
在所述氧化层中的接触孔，所述接触孔垂直延伸穿过所述金属刻蚀停止层和所述阻挡层，且所述接触孔内填充有导电材料层与所述栅极层接触。
9.根据权利要求8所述的三维存储器，其特征在于，所述金属刻蚀停止层的材料包括钨。
10.根据权利要求8所述的三维存储器，其特征在于，所述氧化层与阶梯式的所述金属刻蚀停止层的顶部台阶齐平。
11.根据权利要求8所述的三维存储器，其特征在于，所述接触孔内还填充有绝缘层，所述绝缘层围绕所述导电材料层。
12.根据权利要求8或11所述的三维存储器，其特征在于，多个所述接触孔内的所述导电材料层与多个所述台阶的所述栅极层一一对应接触。
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