CN109524415B - 三维存储器的制造方法及三维存储器 - Google Patents
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Abstract
本发明涉及半导体制造技术领域，尤其涉及一种三维存储器的制造方法及三维存储器。所述三维存储器的制造方法包括如下步骤：提供一衬底，所述衬底上具有堆叠结构以及沿垂直于所述衬底的方向贯穿所述堆叠结构的栅线隔槽；形成绝缘材料层于所述栅线隔槽的表面，且位于所述栅线隔槽侧壁顶部的所述绝缘材料层厚度大于位于所述栅线隔槽底端的所述绝缘材料层厚度；沿所述栅线隔槽刻蚀所述绝缘材料层，以形成覆盖于所述侧壁表面的隔离层及贯穿位于所述栅线隔槽底端的所述绝缘材料层的第一开口。本发明有效避免了漏电问题，提高了三维存储器的性能。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种三维存储器的制造方法及三维存储器。
背景技术
随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限、现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及追求更低的单位存储单元的生产成本，各种不同的三维(3D)闪存存储器结构应运而生，例如3D NOR(3D或非)闪存和3D NAND(3D与非)闪存。
其中，3D NAND存储器以其小体积、大容量为出发点，将储存单元采用三维模式层层堆叠的高度集成为设计理念，生产出高单位面积存储密度，高效存储单元性能的存储器，已经成为新兴存储器设计和生产的主流工艺。
但是，现有的三维存储器由于制造工艺的缺陷，导致易出现漏电的问题，严重降低了三维存储器的性能。
因此，如何避免三维存储器的漏电问题，以提高三维存储器的性能，是目前亟待解决的技术问题。
发明内容
本发明提供一种三维存储器的制造方法及三维存储器，用于解决现有的三维存储器易出现漏电的问题，以提高三维存储器的性能。
为了解决上述问题，本发明提供了一种三维存储器的制造方法，包括如下步骤：
提供一衬底，所述衬底上具有堆叠结构以及沿垂直于所述衬底的方向贯穿所述堆叠结构的栅线隔槽；
形成绝缘材料层于所述栅线隔槽的表面，且位于所述栅线隔槽侧壁顶部的所述绝缘材料层厚度大于位于所述栅线隔槽底端的所述绝缘材料层厚度；
沿所述栅线隔槽刻蚀所述绝缘材料层，以形成贯穿位于所述栅线隔槽底端的所述绝缘材料层的第一开口；
在所述刻蚀过程中，所述侧壁顶部的绝缘材料层刻蚀量大于所述底端的绝缘材料层刻蚀量，使得所述侧壁顶部的隔离层厚度与所述侧壁底部的隔离层厚度相同；或者，
所述侧壁顶部的隔离层厚度大于所述侧壁底部的隔离层厚度。
优选的，所述堆叠结构包括沿垂直于所述衬底的方向交替堆叠的栅极层和层间绝缘层；所述三维存储器的制造方法还包括如下步骤：
沿所述栅线隔槽刻蚀所述栅极层的端部，以在相邻两层层间绝缘层之间形成第二开口；
形成覆盖于所述栅线隔槽的表面并填充于所述第二开口的所述绝缘材料层。
优选的，所述绝缘材料层包括第一绝缘材料层和第二绝缘材料层；形成绝缘材料层于所述栅线隔槽的底端及侧壁表面的具体步骤包括：
沿所述栅线隔槽沉积第一绝缘材料，形成至少覆盖所述栅线隔槽的表面的所述第一绝缘材料层；
沉积第二绝缘材料于所述第一绝缘材料层表面，形成所述第二绝缘材料层。
优选的，所述第一绝缘材料和所述第二绝缘材料均为氧化物材料、多晶硅材料、氮化物材料中的一种或几种。
优选的，覆盖于所述侧壁顶部的所述第一绝缘材料层厚度与覆盖于所述栅线隔槽底端的所述第一绝缘材料层厚度相同；
所述侧壁顶部的所述第二绝缘材料层厚度大于所述栅线隔槽底端的所述第二绝缘材料层厚度。
优选的，形成所述第二绝缘材料层的具体步骤包括：
控制所述第二绝缘材料在所述第一绝缘材料层顶部的沉积速率大于在所述第一绝缘材料层底端的沉积速率，形成所述第二绝缘材料层。
优选的，形成绝缘材料层于所述栅线隔槽的表面的具体步骤包括：
沿所述栅线隔槽沉积第一绝缘材料，形成至少覆盖所述栅线隔槽表面的所述绝缘材料层。
优选的，还包括如下步骤：
填充导电材料于所述栅线隔槽及所述第一开口内，形成覆盖于所述隔离层之上的阵列共源极。
优选的，所述三维存储器为3D NAND存储器。
不仅如此，本发明还提供了一种三维存储器，包括：
衬底，所述衬底上具有堆叠结构以及沿垂直于所述衬底的方向贯穿所述堆叠结构的栅线隔槽；
隔离层，覆盖于所述栅线隔槽侧壁表面，所述侧壁顶部的隔离层厚度与所述侧壁底部的隔离层厚度相同；或者，
所述侧壁顶部的隔离层厚度大于所述侧壁底部的隔离层厚度。
优选的，所述隔离层的厚度沿所述栅线隔槽的侧壁表面均匀分布。
优选的，所述隔离层为单层；或者，所述隔离层为双层。
优选的，双层的所述隔离层包括第一子隔离层和第二子隔离层，所述第一子隔离层覆盖于所述侧壁，且所述第一子隔离层的局部表面覆盖有所述第二子隔离层。
优选的，所述第一子隔离层与所述第二子隔离层的材料均为氧化物材料、氮化物材料或者多晶硅材料中的一种或几种。
优选的，还包括填充于所述栅线隔槽中的阵列共源极，所述阵列共源极覆盖于所述隔离层之上。
优选的，所述堆叠结构包括沿垂直于所述衬底的方向交替堆叠的栅极层和层间绝缘层；
所述隔离层还延伸至相邻两层层间绝缘层之间，且与所述栅极层的端部连接。
优选的，所述隔离层厚度为5nm～50nm。
优选的，所述三维存储器为3D NAND存储器。
本发明提供的三维存储器的制造方法及三维存储器，通过在栅线隔槽表面形成厚度不均的绝缘材料层，控制位于栅线隔槽侧壁顶部的绝缘材料层厚度大于位于所述栅线隔槽底端的绝缘材料层厚度，使得在穿通位于所述栅线隔槽底端的绝缘材料层的过程中，能够确保刻蚀后残留的所述栅线隔槽侧壁顶部绝缘材料层的厚度满足电性隔绝要求，从而有效避免因所述栅线隔槽侧壁表面的绝缘材料层厚度过薄而导致的漏电问题，提高了三维存储器的性能。
附图说明
附图1是本发明具体实施方式中三维存储器的制造方法流程图；
附图2A-2C是本发明具体实施方式中三维存储器制造过程中的主要工艺截面示意图；
附图3是本发明具体实施方式中三维存储器的结构示意图。
具体实施方式
下面结合附图对本发明提供的三维存储器的制造方法及三维存储器的具体实施方式做详细说明。
在三维存储器的制造过程中，完成栅线隔槽的制备工艺之后，需要在栅线隔槽的表面(包括栅线隔槽的侧壁表面及底端表面)沉积绝缘材料作为保护层，然后对所述保护层的底端进行刻蚀，以贯穿所述保护层的底端，以便于后续形成阵列共源极，这一工艺过程称为GLSP(Gate Line Spacer Layer，栅极线间隙层)工艺。
然而，在采用干法刻蚀工艺对所述保护层的底端进行刻蚀的过程中，也会造成保护层顶部的刻蚀，而且顶部的刻蚀量通常会大于底端的刻蚀量，使得刻蚀后位于所述栅线隔槽侧壁顶部的保护层厚度过薄，导致漏电的发生，严重影响三维存储器的性能，严重时甚至导致三维存储器的报废。
为了解决上述问题，本具体实施方式提供了一种三维存储器的制造方法，附图1是本发明具体实施方式中三维存储器的制造方法流程图，附图2A-2C是本发明具体实施方式中三维存储器制造过程中的主要工艺截面示意图。
如图1、图2A-图2C所示，本具体实施方式提供的三维存储器的制造方法，包括如下步骤：
步骤S11，提供一衬底20，所述衬底20上具有堆叠结构以及沿垂直于所述衬底20的方向贯穿所述堆叠结构的栅线隔槽23，如图2A所示。
其中，所述衬底20可以是Si衬底、Ge衬底、SiGe衬底、SOI(Silicon On Insulator，绝缘体上硅)或GOI(Germanium On Insulator，绝缘体上锗)等。在本具体实施方式中，所述衬底20优选为Si衬底，用于支撑在其上的器件结构。
步骤S12，形成绝缘材料层于所述栅线隔槽23的表面，且位于所述栅线隔槽23侧壁顶部的所述绝缘材料层厚度大于位于所述栅线隔槽23底端的所述绝缘材料层厚度，如图2B所示。其中，所述栅线隔槽23的侧壁是指所述栅线隔槽23中沿竖直方向(即所述栅线隔槽23的轴向)延伸的壁面。
步骤S13，沿所述栅线隔槽23刻蚀所述绝缘材料层，以形成覆盖于所述侧壁表面的隔离层26以及贯穿位于所述栅线隔槽23底端的所述绝缘材料层的第一开口27，如图2C所示；在所述刻蚀的过程中，所述侧壁顶部的绝缘材料层刻蚀量大于所述底端的绝缘材料层刻蚀量，使得所述侧壁顶部的隔离层厚度与所述侧壁底部的隔离层厚度相同；或者，所述侧壁顶部的隔离层厚度大于所述侧壁底部的隔离层厚度。
具体来说，在沿所述栅线隔槽23刻蚀所述绝缘材料层的过程中，由于位于所述栅线隔槽23侧壁顶部的所述绝缘材料层厚度大于位于所述栅线隔槽23底端的所述绝缘材料层厚度，因此，当所述侧壁顶部绝缘材料层的刻蚀量大于位于所述栅线隔槽23底端的所述绝缘材料层的刻蚀量时，也能有效确保刻蚀后所述侧壁顶部剩余的所述绝缘材料层厚度仍然能够满足电性绝缘的要求，从而有效避免漏电情况的发生；而且，还能确保形成较为竖直的刻蚀形貌。通过上述刻蚀工艺，残留于所述侧壁表面的绝缘材料层构成隔离层26，以电性隔离所述栅极层22与阵列共源极。
优选的，所述堆叠结构包括沿垂直于所述衬底20的方向交替堆叠的栅极层22和层间绝缘层21；所述三维存储器的制造方法还包括如下步骤：
沿所述栅线隔槽23刻蚀所述栅极层22的端部，以在相邻两层层间绝缘层21之间形成第二开口；
形成覆盖于所述栅线隔槽23的表面并填充于所述第二开口的绝缘材料层。
具体来说，可以采用湿法刻蚀等方式沿所述栅线隔槽23回刻蚀，去除部分所述栅极层22的端部，以在相邻的两层所述层间绝缘层21之间形成第二开口。所述绝缘材料层不仅覆盖于所述栅线隔槽23的表面，还填充于所述第二开口内，从而更好的电性隔离相邻的栅极层22以及所述栅极层22与阵列共源极，进一步避免漏电的发生。
优选的，如图2B所示，所述绝缘材料层包括第一绝缘材料层24和第二绝缘材料层25；形成绝缘材料层于所述栅线隔槽23的表面的具体步骤包括：
沿所述栅线隔槽23沉积第一绝缘材料，形成至少覆盖所述栅线隔槽23表面的所述第一绝缘材料层24；
沉积第二绝缘材料于所述第一绝缘材料层24表面，形成所述第二绝缘材料层25。
在本具体实施方式中，所述第一绝缘材料与所述第二绝缘材料可以相同，也可以不同，本领域技术人员可以根据实际需要进行选择。在本具体实施方式中，所述第一绝缘材料和所述第二绝缘材料均可以为氧化物材料、多晶硅材料、氮化物材料中的一种或几种，例如氮化硅材料。
在本具体实施方式中，可以是所述栅线隔槽23的整个侧壁表面的所述绝缘材料层厚度大于所述栅线隔槽23底端的所述绝缘材料层厚度；也可以是有针对性的，即仅仅所述栅线隔槽23侧壁顶部的所述绝缘材料层厚度大于所述栅线隔槽23底端的所述绝缘材料层厚度，而所述侧壁其他部位的所述绝缘材料层厚度与所述栅线隔槽底端的所述绝缘材料层厚度相同，本领域技术人员可以根据实际需要进行选择。
在形成所述第一开口27的过程中，可以采用干法刻蚀工艺或者湿法刻蚀工艺沿所述栅线隔槽23同时刻蚀所述第一绝缘材料24和所述第二绝缘材料层25，直至形成穿通位于所述栅线隔槽23底端的所述第一绝缘材料层24和所述第二绝缘材料层25的第一开口27。
为了提高三维存储器的制造效率，同时降低三维存储器的制造成本，优选的，覆盖于所述侧壁顶部的所述第一绝缘材料层24厚度与覆盖于所述栅线隔槽23底端的所述第一绝缘材料层24厚度相同；所述侧壁顶部的所述第二绝缘材料层25厚度大于所述栅线隔槽23底端的所述第二绝缘材料层25厚度。
优选的，形成所述第二绝缘材料层的具体步骤包括：
控制所述第二绝缘材料在所述第一绝缘材料层24顶部的沉积速率大于在所述第一绝缘材料层24底端的沉积速率，形成所述第二绝缘材料层25。
具体来说，在采用化学气相沉积、物理气相沉积或者原子层沉积工艺于所述第一绝缘材料层24表面沉积所述第二绝缘材料的过程中，控制所述第二绝缘材料在所述第一绝缘材料层24顶部的沉积速率大于在所述第一绝缘材料层24底部的沉积速率，使得沉积于所述第一绝缘材料层24顶部的所述第二绝缘材料层25的厚度大于沉积于所述第一绝缘层24底端的所述第二绝缘材料层25的厚度。
其中，所述第一绝缘材料层24的具体厚度、所述第二绝缘材料层25顶部厚度以及所述第二绝缘材料层25底端厚度，本领域技术人员可以根据实际需要进行选择，例如根据后续对所述第一绝缘材料层24和所述第二绝缘材料层25的底端进行穿通的过程中所使用的具体方法或者刻蚀剂的具体种类进行选择，本具体实施方式对此不作限定。
在后续刻蚀过程中，可以仅刻蚀掉部分所述第二绝缘材料层25，使得最终形成的所述隔离层26为包括由所述第一绝缘材料层24构成的第一子隔离层和刻蚀后残留的所述第二绝缘材料层25构成的第二子隔离层的双层结构；也可以刻蚀掉全部的所述第二绝缘材料25和部分所述第一绝缘材料层24，使得最终形成的所述隔离层26为仅包括刻蚀后残留的所述第一绝缘材料层24的单层结构。
本具体实施方式中采用两步沉积工艺形成所述绝缘材料层。在其他实施方式中，也可以采用一步沉积工艺形成厚度不均匀分布所述绝缘材料层。具体来说，形成绝缘材料层于所述栅线隔槽23的表面的具体步骤包括：
沿所述栅线隔槽23沉积第一绝缘材料，形成至少覆盖所述栅线隔槽表面的所述绝缘材料层。
此时，也可以用化学气相沉积、物理气相沉积或者原子层沉积工艺形成所述绝缘材料层，并通过控制所述第一绝缘材料在所述栅线隔槽23顶部的沉积速率大于在所述栅线隔槽23底部的沉积速率，来控制所述绝缘材料层在所述栅线隔槽23的底端及侧壁表面的厚度分布。
优选的，所述三维存储器的制造方法还包括如下步骤：
填充导电材料于所述栅线隔槽23及所述第一开口27内，形成覆盖于所述隔离层26之上的阵列共源极。
其中，所述导电材料可以是但不限于钨。
优选的，所述三维存储器为3D NAND存储器。
不仅如此，本具体实施方式还提供了一种三维存储器，附图3是本发明具体实施方式中三维存储器的结构示意图，本具体实施方式提供的三维存储器的制造方法可以如图1、图2A-图2C所示。如图1、图2A-图2C、图3所示，本具体实施方式提供的三维存储器包括：
衬底20，所述衬底20上具有堆叠结构以及沿垂直于所述衬底20的方向贯穿所述堆叠结构的栅线隔槽23；
隔离层26，覆盖于所述栅线隔槽23侧壁表面，所述侧壁顶部的隔离层厚度与所述侧壁底部的隔离层厚度相同；或者，
所述侧壁顶部的隔离层厚度大于所述侧壁底部的隔离层厚度。
在采用如图1所示的方法形成所述三维存储器时，所述隔离层26是对覆盖于所述栅线隔槽23表面的绝缘材料层进行底端穿通时形成的。其中，所述底端穿通是指，对覆盖于所述栅线隔槽23表面的所述绝缘材料层进行刻蚀，形成贯穿位于所述栅线隔槽23底端的所述绝缘材料层的所述第一开口27。
优选的，所述隔离层26的厚度沿所述栅线隔槽23的侧壁表面均匀分布。
由于位于所述栅线隔槽23侧壁顶部的所述绝缘材料层厚度大于位于所述栅线隔槽23底端的所述绝缘材料层厚度，通过控制所述栅线隔槽23侧壁表面以及底端的所述绝缘材料层的相对厚度，可以在进行所述栅线隔槽23底部穿通工艺后，形成竖直形貌的所述隔离层26，进一步改善了三维存储器的性能。
优选的，所述隔离层26为单层；或者，所述隔离层26为双层。
更优选的，双层的所述隔离层26包括第一子隔离层和第二子隔离层，所述第一子隔离层覆盖于所述侧壁，且所述第一子隔离层的局部表面覆盖有所述第二子隔离层。其中，所述第一子隔离层与所述第二子隔离层的材料均为氧化物材料、氮化物材料或者多晶硅材料中的一种或几种，例如氮化硅。
优选的，所述三维存储器还包括填充于所述栅线隔槽23中的阵列共源极，所述阵列共源极覆盖于所述隔离层26之上。
优选的，所述堆叠结构包括沿垂直于所述衬底23的方向交替堆叠的栅极层22和层间绝缘层21；所述隔离层26还延伸至相邻两层层间绝缘层21之间，且与所述栅极层22的端部连接。
位于所述栅线隔槽23表面的所述隔离层26的厚度均匀分布，使得所述阵列共源极具有较为竖直的形貌。优选的，所述隔离层23厚度为5nm～50nm。
优选的，所述三维存储器为3D NAND存储器。
本具体实施方式提供的三维存储器的制造方法及三维存储器，通过在栅线隔槽的侧壁表面形成厚度不均的绝缘材料层，控制位于栅线隔槽侧壁顶部的绝缘材料层厚度大于位于所述栅线隔槽侧壁底部的绝缘材料层厚度，使得在穿通所述绝缘材料层底端的过程中，能够确保所述栅线隔槽侧壁顶部绝缘材料层的厚度，从而有效避免因所述栅线隔槽侧壁表面的绝缘材料层厚度过薄而导致的漏电问题，提高了三维存储器的性能。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (16)
1.一种三维存储器的制造方法，其特征在于，包括如下步骤：
提供一衬底，所述衬底上具有堆叠结构以及沿垂直于所述衬底的方向贯穿所述堆叠结构的栅线隔槽；
形成绝缘材料层于所述栅线隔槽的表面，且仅仅位于所述栅线隔槽侧壁顶部的所述绝缘材料层厚度大于位于所述栅线隔槽底端的所述绝缘材料层厚度，而所述栅线隔槽侧壁其他部位的所述绝缘材料层厚度与所述栅线隔槽底端的所述绝缘材料层厚度相同；
沿所述栅线隔槽刻蚀所述绝缘材料层，以形成覆盖于所述侧壁表面的隔离层及贯穿位于所述栅线隔槽底端的所述绝缘材料层的第一开口；
在所述刻蚀的过程中，所述侧壁顶部的绝缘材料层刻蚀量大于所述底端的绝缘材料层刻蚀量，使得所述侧壁顶部的隔离层厚度与所述侧壁底部的隔离层厚度相同；或者，所述侧壁顶部的隔离层厚度大于所述侧壁底部的隔离层厚度；
填充导电材料于所述栅线隔槽及所述第一开口内，形成覆盖于所述隔离层之上的阵列共源极。
2.根据权利要求1所述的三维存储器的制造方法，其特征在于，所述堆叠结构包括沿垂直于所述衬底的方向交替堆叠的栅极层和层间绝缘层；所述三维存储器的制造方法还包括如下步骤：
沿所述栅线隔槽刻蚀所述栅极层的端部，以在相邻两层层间绝缘层之间形成第二开口；
形成覆盖于所述栅线隔槽的表面并填充于所述第二开口的所述绝缘材料层。
3.根据权利要求1所述的三维存储器的制造方法，其特征在于，所述绝缘材料层包括第一绝缘材料层和第二绝缘材料层；形成绝缘材料层于所述栅线隔槽的表面的具体步骤包括：
沿所述栅线隔槽沉积第一绝缘材料，形成至少覆盖所述栅线隔槽的表面的所述第一绝缘材料层；
沉积第二绝缘材料于所述第一绝缘材料层表面，形成所述第二绝缘材料层。
4.根据权利要求3所述的三维存储器的制造方法，其特征在于，所述第一绝缘材料和所述第二绝缘材料均为氧化物材料、多晶硅材料、氮化物材料中的一种或几种。
5.根据权利要求3所述的三维存储器的制造方法，其特征在于，覆盖于所述侧壁顶部的所述第一绝缘材料层厚度与覆盖于所述栅线隔槽底端的所述第一绝缘材料层厚度相同；
所述侧壁顶部的所述第二绝缘材料层厚度大于所述栅线隔槽底端的所述第二绝缘材料层厚度。
6.根据权利要求5所述的三维存储器的制造方法，其特征在于，形成所述第二绝缘材料层的具体步骤包括：
控制所述第二绝缘材料在所述第一绝缘材料层顶部的沉积速率大于在所述第一绝缘材料层底端的沉积速率，形成所述第二绝缘材料层。
7.根据权利要求1所述的三维存储器的制造方法，其特征在于，形成绝缘材料层于所述栅线隔槽的表面的具体步骤包括：
沿所述栅线隔槽沉积第一绝缘材料，形成至少覆盖所述栅线隔槽表面的所述绝缘材料层。
8.根据权利要求1所述的三维存储器的制造方法，其特征在于，所述三维存储器为3DNAND存储器。
9.一种三维存储器，其特征在于，包括：
衬底，所述衬底上具有堆叠结构以及沿垂直于所述衬底的方向贯穿所述堆叠结构的栅线隔槽；
隔离层，覆盖于所述栅线隔槽侧壁表面，所述侧壁顶部的隔离层厚度与所述侧壁底部的隔离层厚度相同；或者，所述侧壁顶部的隔离层厚度大于所述侧壁底部的隔离层厚度；
所述隔离层是对覆盖于所述栅线隔槽表面的绝缘材料层进行底端穿通时形成的，且仅仅位于所述栅线隔槽侧壁顶部的所述绝缘材料层厚度大于位于所述栅线隔槽底端的所述绝缘材料层厚度，而所述栅线隔槽侧壁其他部位的所述绝缘材料层厚度与所述栅线隔槽底端的所述绝缘材料层厚度相同；填充于所述栅线隔槽中的阵列共源极，所述阵列共源极覆盖于所述隔离层之上。
10.根据权利要求9所述的三维存储器，其特征在于，所述隔离层的厚度沿所述栅线隔槽的侧壁表面均匀分布。
11.根据权利要求9所述的三维存储器，其特征在于，所述隔离层为单层；或者，所述隔离层为双层。
12.根据权利要求11所述的三维存储器，其特征在于，双层的所述隔离层包括第一子隔离层和第二子隔离层，所述第一子隔离层覆盖于所述侧壁，且所述第一子隔离层的局部表面覆盖有所述第二子隔离层。
13.根据权利要求12所述的三维存储器，其特征在于，所述第一子隔离层与所述第二子隔离层的材料均为氧化物材料、氮化物材料或者多晶硅材料中的一种或几种。
14.根据权利要求9所述的三维存储器，其特征在于，所述堆叠结构包括沿垂直于所述衬底的方向交替堆叠的栅极层和层间绝缘层；
所述隔离层还延伸至相邻两层层间绝缘层之间，且与所述栅极层的端部连接。
15.根据权利要求9所述的三维存储器，其特征在于，所述隔离层厚度为5nm～50nm。
16.根据权利要求9所述的三维存储器，其特征在于，所述三维存储器为3DNAND存储器。
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