CN108807405A - 三维存储器及其制作方法 - Google Patents

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Abstract

本发明涉及一种制作三维存储器的方法，包括以下步骤：提供半导体结构，所述半导体结构具有核心区、字线连接区和周边区；在所述核心区形成沟道孔阵列和一个或多个栅极隔槽，且在所述周边区形成一个或多个接触孔；在所述沟道孔阵列的各沟道孔、所述一个或多个栅极隔槽以及所述一个或多个接触孔中都形成存储器膜和沟道层；在所述半导体结构上形成硬掩模图案，所述硬掩模图案覆盖所述沟道孔阵列，且暴露所述一个或多个栅极隔槽和所述一个或多个接触孔；去除所述一个或多个栅极隔槽和所述一个或多个接触孔中的所述沟道层；在所述一个或多个栅极隔槽中形成绝缘部；以及在所述一个或多个接触孔中形成接触部。

Description

三维存储器及其制作方法
技术领域
本发明主要涉及半导体制造方法，尤其涉及一种三维存储器件的制作方法，以及三维存储器件。
背景技术
为了克服二维存储器件的限制，业界已经研发了具有三维(3D)结构的存储器件，通过将存储器单元三维地布置在衬底之上来提高集成密度。
在例如3D NAND闪存的三维存储器件中，存储阵列可包括核心(core)区和字线连接区。存储阵列的周围是周边区。字线连接区用来供存储阵列各层中的控制栅引出接触部。这些控制栅作为存储阵列的字线，执行编程、擦写、读取等操作。核心区通常会有沟道孔阵列。存储阵列可包括一个或多个块存储区(block)，块存储区可进一步包括一个或多个指存储区(finger)，各个指存储区之间通过栅极隔槽(gate line slit,GLS)隔开。此外，周边区中具有接触孔，用来引出接触部(periphery contact)。
在三维存储器件中，先形成核心区的沟道孔及其存储器膜，再形成栅极隔槽，然后形成周边区的接触孔。这种方法由于需要在长堆叠层上进行刻蚀，导致成本昂贵。
发明内容
本发明提供一种三维存储器及其制作方法，可以减少制作的工序，降低制作成本。
本发明为解决上述技术问题而采用的技术方案是一种制作三维存储器的方法，包括以下步骤：提供半导体结构，所述半导体结构具有核心区、字线连接区和周边区；在所述核心区形成沟道孔阵列和一个或多个栅极隔槽，且在所述周边区形成一个或多个接触孔；在所述沟道孔阵列的各沟道孔、所述一个或多个栅极隔槽以及所述一个或多个接触孔中都形成存储器膜和沟道层；在所述半导体结构上形成硬掩模图案，所述硬掩模图案覆盖所述沟道孔阵列，且暴露所述一个或多个栅极隔槽和所述一个或多个接触孔；去除所述一个或多个栅极隔槽和所述一个或多个接触孔中的所述沟道层；在所述一个或多个栅极隔槽中形成绝缘部；以及在所述一个或多个接触孔中形成接触部。
在本发明的一实施例中，形成存储器膜和沟道层的所述步骤还包括：形成填充层，其中所述存储器膜包围所述沟道层并且所述填充层设置在所述沟道层的内侧；以及去除所述沟道层的步骤还包括：去除所述填充层。
在本发明的一实施例中，形成所述填充层的方法包括介质层旋涂。
在本发明的一实施例中，在所述一个或多个接触孔中形成接触部之前还包括：在所述一个或多个接触孔中形成绝缘层。
在本发明的一实施例中，在所述一个或多个栅极隔槽中填充所述绝缘部的同时，在所述一个或多个接触孔中形成绝缘层，其中所述绝缘部和所述绝缘层为同一材料。
在本发明的一实施例中，所述半导体结构具有周边电路，所述周边电路分布在所述核心区、所述字线连接区下方和所述周边区下方，在所述一个或多个接触孔中形成接触部时，所述接触部连接所述周边电路。
在本发明的一实施例中，在所述一个或多个栅极隔槽中形成所述绝缘部的方法包括原子层沉积。
本发明还提出一种制作三维存储器的方法，包括以下步骤：提供半导体结构，所述半导体结构具有核心区、字线连接区和周边区；在所述核心区形成沟道孔阵列和一个或多个栅极隔槽，且在所述周边区形成一个或多个接触孔；在所述沟道孔阵列的各沟道孔、所述一个或多个栅极隔槽以及所述一个或多个接触孔中都形成存储器膜、沟道层和牺牲层；在所述半导体结构上形成硬掩模图案，所述硬掩模图案覆盖所述沟道孔阵列，且暴露所述一个或多个栅极隔槽和所述一个或多个接触孔；去除所述一个或多个栅极隔槽和所述一个或多个接触孔中的所述沟道层和所述牺牲层；去除所述硬掩模图案和所述沟道孔阵列中的所述牺牲层；在所述沟道孔阵列的各沟道孔中形成填充层；在所述一个或多个栅极隔槽中形成绝缘部；以及在所述一个或多个接触孔中形成接触部。
在本发明的一实施例中，在所述一个或多个接触孔中形成所述接触部之前还包括：在所述一个或多个接触孔中形成绝缘层。
在本发明的一实施例中，在所述沟道孔阵列的各沟道孔中形成所述填充层的同时，在所述一个或多个栅极隔槽中形成所述绝缘部，和/或在所述一个或多个接触孔中形成所述绝缘层，其中所述填充层、所述绝缘部和所述绝缘层为同一材料。
在本发明的一实施例中，所述半导体结构具有周边电路，所述周边电路分布在所述核心区、所述字线连接区下方和所述周边区下方，在所述一个或多个接触孔中形成接触部时，所述接触部连接所述周边电路。
在本发明的一实施例中，在所述一个或多个栅极隔槽中形成所述绝缘部的方法包括原子层沉积。
本发明还提出一种三维存储器件，包括核心区、字线连接区和周边区，所述核心区具有沟道孔阵列和一个或多个栅极隔槽，所述周边区具有一个或多个接触孔，所述沟道孔阵列中的各沟道孔内具有存储器膜和沟道层，其中所述一个或多个栅极隔槽内具有存储器膜和绝缘部，所述一个或多个接触孔内具有存储器膜和接触部。
在本发明的一实施例中，所述沟道孔阵列中的各沟道孔还包括填充层，其中所述存储器膜包围所述沟道层并且所述填充层设置在所述沟道层的内侧。
在本发明的一实施例中，所述一个或多个接触孔内具有介于所述存储器膜和所述接触部之间的绝缘层。
在本发明的一实施例中，所述三维存储器件的具有周边电路，所述周边电路分布在所述核心区、所述字线连接区下方和所述周边区。
在本发明的一实施例中，所述三维存储器件为浮栅型三维NAND存储器。
在本发明的一实施例中，所述存储器膜包括阻挡绝缘层、电荷存储层、和隧穿绝缘层。
本发明由于采用以上技术方案，通过合并沟道孔、栅极隔槽以及接触孔的处理工序，显著减小了三维存储器的制作工序，降低了制作成本和制作时间。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1是本发明第一实施例的制作三维存储器的方法流程图。
图2A-2F是本发明第一实施例的制作三维存储器的方法的示例性过程中的剖面示意图。
图3是本发明第二实施例的制作三维存储器的方法流程图。
图4A-4G是本发明第二实施例的制作三维存储器的方法的示例性过程中的剖面示意图。
图5是作为比较的具有沟道孔、栅极隔槽和接触孔的三维存储器的剖面示意图。
具体实施方式
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。
在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
本发明的一些实施例描述制作三维存储器件的方法，尤其是在三维存储器件的核心区(core area)形成沟道孔和栅极隔槽，在三维存储器件的周边区(periphery area)形成接触孔的方法。本发明的实施例所描述的方法可以减少制作工序和降低制作成本。本发明的一些实施例描述了三维存储器件，其具有更低的制作成本。
图1是本发明第一实施例的制作三维存储器件的方法的流程图。图2A-2F是本发明第一实施例的制作三维存储器件的方法的示例性过程示意图。下面参考图1-2F所示描述本实施例的制作三维存储器件的方法。
在步骤102，提供半导体结构。
提供半导体结构，所述半导体结构具有核心区、字线连接区和周边区。此半导体结构是将被用于后续制程以最终形成三维存储器件的结构的至少一部分。半导体结构可包括阵列区(array area)，阵列区可包括核心区和字线(word line)连接区。核心区是包括存储单元的区域，字线连接区是包括字线连接电路的区域。从垂直方向看，阵列区可具有衬底和堆叠结构。在核心区的堆叠结构上形成有沟道孔阵列。在字线连接区的堆叠层上可形成有阶梯结构，用于引出接触部。每一阶梯结构包括从上到下交替堆叠的至少一介质层和至少一导电层。周边区具有周边电路，周边电路例如可包括三维存储器件的控制电路。
在图2A所示例的半导体结构的剖面图中，半导体结构200a可包括核心区210、字线连接区220和周边区230。这些区域210-230均可设置在衬底201上。衬底201典型的为含硅的衬底，例如Si、SOI(绝缘体上硅)、SiGe、Si:C等，尽管这并非限定。衬底201上可根据需要设置一些掺杂的阱，例如N阱或者P阱。在一个示例中，这些区域210-230均可直接设置在衬底201上。在另一个示例中，这些区域210-230的其中一部分，例如核心区210和字线连接区220可设置在额外的衬底202上。衬底202典型的为含硅的衬底，例如掺杂多晶硅、硅化物等。衬底202也可以由多层材料堆叠构成。在核心区210和字线连接区220的衬底202下方与半导体结构200a公共的衬底201之间可设置互连区域203，用来容纳周边电路的第一部分231。
核心区210、字线连接区220和周边区230都设置堆叠层204，堆叠层204可包括交替堆叠的导电层204a和介质层204b。每两个导电层204a之间具有介质层204b。
在本发明的实施例中，导电层204a的材料可以是多晶硅或金属(例如，钨)。介质层204b的材料例如是氧化硅。
尽管在此描述了初始的半导体结构的示例性构成，但可以理解，一个或多个特征可以从这一半导体结构中被省略、替代或者增加到这一半导体结构中。例如，字线连接区的用于引出接触部的阶梯结构可能被省略或者被其他结构代替。另外，在具有阶梯结构的例子中，阶梯结构可以在此步骤中就已形成，也可以在此后的步骤中才形成。此外，所举例的各层的材料仅仅是示例性的，例如导电层204a和介质层204b还可以选用浮栅型三维NAND存储器中可用的其他材料。
在步骤104，在核心区形成沟道孔阵列和一个或多个栅极隔槽，且在周边区形成一个或多个接触孔。
在此步骤中，可以一并地形成沟道孔阵列、一个或多个栅极隔槽和一个或多个接触孔。举例来说，可以使用同一道光刻和刻蚀工艺，同时在核心区和周边区形成这些孔和槽。
在图2B所示例的半导体结构200b的剖面图中，在核心区210形成了沟道孔阵列的多个沟道孔211，且形成栅极隔槽212；另外在周边区230形成多个接触孔233。沟道孔211和栅极隔槽212贯穿堆叠层204到达衬底202。接触孔233贯穿堆叠层204和互连区域203中的绝缘材料，到达周边电路的第二部分232。
在步骤106，在沟道孔阵列的各沟道孔、一个或多个栅极隔槽以及一个或多个接触孔中都形成存储器膜和沟道层。
在此步骤中，在沟道孔、栅极隔槽和接触孔被暴露的情况下，进行沟道孔结构的形成工艺。具体地说，在沟道孔中形成存储器膜和沟道层。可选地，还可以在沟道层的内侧形成填充层。由于此时栅极隔槽和接触孔也被暴露，因而它们的空间内也会形成存储器膜、沟道层和可选的填充层。在一个示例中，存储器膜可以是浮置栅极结构。
在图2C所示例的半导体结构200c的剖面图中，沟道孔阵列的各沟道孔中依次形成了存储器膜211a和沟道层211b。存储器膜211a设置在导电层204a与沟道层211b之间，且从外周侧包围沟道层211b，用来存储数据。存储器膜211a可以是浮置栅极结构，其例如包括隧穿绝缘层、电荷存储层(例如，浮置栅极)和阻挡绝缘层。在导电层204a与沟道层211b之间，从导电层204a起依序设置着阻挡绝缘层、电荷存储层、和隧穿绝缘层。沟道层211b、电荷存储层、导电层204a构成存储单元，其中垂直的沟道层211b作为电性导通信道，电荷存储层作为存储从沟道层211b注入的电荷的数据存储层，导电层204a作为控制栅极。沟道层211b可以是实心或空心的。可选的，沟道孔可另包括垂直的填充层211c，其设置在沟道层211b的内侧，起到支撑沟道孔的作用。沟道层211b的示例性材料为多晶硅。填充层211c的示例性材料为氧化硅。但可以理解，这些层可以选择其他合适的材料。填充层211c可以为如图2C所示的实心柱，也可以为具有空气隙的中空柱。
同样的，各栅极隔槽中也依次形成了存储器膜212a、沟道层212b和可选的填充层212c。在各接触孔中也依次形成了存储器膜233a、沟道层233b和可选的填充层233c。
在一些实施例中，可以通过介质层旋涂(Spin on Dielectric,SOD)的方式形成填充层211c、212c和233c。有利的是，这些填充层212c和233c的较低位置的部分未被充分硬化，从而在需要时更容易被通过例如湿法刻蚀的方式去除。
在步骤108，在半导体结构上形成硬掩模图案，硬掩模图案覆盖沟道孔阵列，且暴露一个或多个栅极隔槽和一个或多个接触孔。
在此步骤中，通过硬掩模图案保护沟道孔阵列，而暴露栅极隔槽和接触孔，以便进行后续工艺。
硬掩模图案可以通过在半导体结构上覆盖整体的硬掩模，然后对硬掩模图案进行光刻和刻蚀得到。
在图2D所示例的半导体结构200d的剖面图中，覆盖了硬掩模图案213，其覆盖各沟道孔结构，而暴露栅极隔槽的沟道层212b和填充层212c，以及接触孔的沟道层233b和填充层233c。硬掩模图案213的材料例如是碳。
在步骤110，去除一个或多个栅极隔槽和一个或多个接触孔中的沟道层。
在此步骤中，将去除栅极隔槽和接触孔中不利于后续工艺的部分，例如各栅极隔槽的沟道层和填充层，以便作为栅极隔槽和接触孔的后续工艺的基础。尤其是，栅极隔槽和接触孔中导电的沟道层是不期望的，因此需要被去除。当存在填充层时，在去除沟道层的同时也去除填充层。
在图2E所示例的半导体结构200e的剖面图中，栅极隔槽212中的沟道层212b和填充层212c被去除，而存储器膜212a被保留；类似的，接触孔233中的沟道层233b和填充层233c被去除，而存储器膜233a被保留。在此步骤中，硬掩模图案213也可以一并被去除。
在步骤112，在一个或多个栅极隔槽中形成绝缘部。
在此步骤中，在各栅极隔槽中形成绝缘部，用以将各个指存储区隔开，至此栅极隔槽的工艺完成。
形成绝缘部的方式可包括沉积。可以从已知的各种沉积工艺，例如LPCVD、PECVD、HDPCVD、MOCVD、MBE、ALD中选中合适的工艺。绝缘部的材料可以是氮化硅、氧化硅、碳化硅、氮氧化硅、氧化铝等。
在步骤114，在一个或多个接触孔中形成接触部。
在此步骤中，在各接触孔中形成接触部，用于与周边电路接触，至此接触孔的工艺完成。
接触部的材料例如是金属，如钨(W)，或者接触部的材料是金属化合物，例如氮化钛(TiN)。
步骤112和114的图例请参考图2F，在图2F所示例的半导体结构200f的剖面图中，在各栅极隔槽中形成绝缘部212d，另外在各接触孔中形成接触部233d，其连接周边电路的第二部分232。绝缘部212d和接触部233d可以为如图2F所示的实心柱，也可以为具有空气隙的中空柱。
较佳地，可以在各栅极隔槽中填充绝缘部212d的同时，在各接触孔中形成绝缘层233e，其中绝缘部212d和绝缘层233e可为同一材料。当使用ALD方式时，栅极隔槽由于较小的临界尺寸(Critical dimension,CD)而会被填满，而接触孔由于较大的临界尺寸仅会形成一层绝缘层。绝缘层233e可以为接触部233d与其所在接触孔的侧壁之间形成绝缘，避免漏电。
当然，在各接触孔中形成绝缘层233e也可以独立于在各栅极隔槽中填充绝缘部212d的步骤进行，在此不做限定。
在此使用了流程图用来说明根据本申请的实施例的方法所执行的操作。应当理解的是，前面的操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。例如，步骤112和114的顺序可以变化，例如先执行步骤114再执行步骤112，或者同时执行步骤112和114。
本实施例的方法，通过合并沟道孔、栅极隔槽以及接触孔的处理工序，将一些昂贵的工序，如孔/槽的刻蚀等合并，显著减小了三维存储器的制作工序，降低了制作成本和制作时间。
上述实施例所形成的半导体结构，再经过后续的常规步骤，即可得到三维存储器。在此参考本实施例所形成的半导体结构200f描述根据本发明一实施例的三维存储器。三维存储器可包括核心区210、字线连接区220和周边区230。核心区210、字线连接区220和周边区230设在衬底201上。核心区210具有沟道孔阵列2110和一个或多个栅极隔槽212。周边区230具有一个或多个接触孔233。沟道孔阵列2110中的各沟道孔内可具有存储器膜212a、沟道层211b和可选的填充层211c。栅极隔槽212内具有存储器膜212a和绝缘部212d。接触孔233内具有存储器膜233a和接触部233d。
在一个实施例中，接触孔233内还具有介于存储器膜233a和接触部233d之间的绝缘层。
在一个实施例中，核心区210、字线连接区220和周边区230设在衬底201上。例如，核心区210、字线连接区220和周边区230直接设在衬底201上。在另一个实施例中，周边区230直接设在衬底201上，核心区210和字线连接区220设在另一衬底202上。衬底202下方与衬底201之间设有互连区域203。周边电路包括分布在核心区210和字线连接区220下方的第一部分231和分布在周边区230的第二部分232。
在一个实施例中，三维存储器件为浮栅型三维NAND存储器。
本实施例的三维存储器的结构，适于同时在沟道孔、栅极隔槽以及接触孔中进行同一工序，如孔、槽的刻蚀、一些共同材料层的形成等。因此本实施例的三维存储器的制作工序更短，且制作成本和制作时间更少。
图5是作为比较的具有沟道孔、栅极隔槽和接触孔的三维存储器的剖面示意图。三维存储器500具有核心区510、字线连接区520和周边区530。相比之下，此三维存储器500的沟道孔511、栅极隔槽512和接触孔513是分别制作而成，工序更繁复，且制作时间更多、制作成本更高。
图3是本发明第二实施例的制作三维存储器件的方法的流程图。图4A-4G是本发明第二实施例的制作三维存储器件的方法的示例性过程示意图。下面参考图3-4G所示描述本实施例的形成接触孔的方法。
在步骤302，提供半导体结构。
提供半导体结构，所述半导体结构具有核心区、字线连接区和周边区。此半导体结构是将被用于后续制程以最终形成三维存储器件的结构的至少一部分。半导体结构可包括阵列区(array area)，阵列区可包括核心区和字线(word line)连接区。核心区是包括存储单元的区域，字线连接区是包括字线连接电路的区域。从垂直方向看，阵列区可具有衬底和堆叠结构。在核心区的堆叠结构上形成有沟道孔阵列。在字线连接区的堆叠层上可形成有阶梯结构，用于引出接触部。每一阶梯结构包括从上到下交替堆叠的至少一介质层和至少一导电层。周边区具有周边电路，周边电路例如可包括三维存储器件的控制电路。
在图4A所示例的半导体结构的剖面图中，半导体结构400a可包括核心区410、字线连接区420和周边区430。这些区域410-430均可设置在衬底401上。衬底401典型的为含硅的衬底，例如Si、SOI(绝缘体上硅)、SiGe、Si:C等，尽管这并非限定。衬底401上可根据需要设置一些掺杂的阱，例如N阱或者P阱。在一个示例中，这些区域410-430均可直接设置在衬底401上。在另一个示例中，这些区域410-430的其中一部分，例如核心区410和字线连接区420可设置在额外的衬底402上。衬底402典型的为含硅的衬底，例如掺杂多晶硅、硅化物等。衬底402也可以由多层材料堆叠构成。在核心区410和字线连接区420的衬底402下方与半导体结构400a公共的衬底401之间可设置互连区域403，用来容纳周边电路的第一部分431。
核心区410、字线连接区420和周边区430都设置堆叠层404，堆叠层404可包括交替堆叠的导电层404a和介质层404b。每两个导电层404a之间具有介质层404b。
在本发明的实施例中，导电层404a的材料可以是多晶硅或金属(例如，钨)。介质层404b的材料例如是氧化硅。
尽管在此描述了初始的半导体结构的示例性构成，但可以理解，一个或多个特征可以从这一半导体结构中被省略、替代或者增加到这一半导体结构中。例如，字线连接区的用于引出接触部的阶梯结构可能被省略或者被其他结构代替。另外，在具有阶梯结构的例子中，阶梯结构可以在此步骤中就已形成，也可以在此后的步骤中才形成。此外，所举例的各层的材料仅仅是示例性的，例如导电层404a和介质层404b还可以选用浮栅型三维NAND存储器中可用的其他材料。
在步骤304，在核心区形成沟道孔阵列和一个或多个栅极隔槽，且在周边区形成一个或多个接触孔。
在此步骤中，可以一并地形成沟道孔阵列、一个或多个栅极隔槽和一个或多个接触孔。举例来说，可以使用同一道光刻和刻蚀工艺，同时在核心区和周边区形成这些孔和槽。
在图4B所示例的半导体结构400b的剖面图中，在核心区410形成了沟道孔阵列的多个沟道孔411，且形成栅极隔槽412；另外在周边区430形成多个接触孔433。沟道孔411和栅极隔槽412贯穿堆叠层404到达衬底402。接触孔433贯穿堆叠层和互连区域403中的绝缘材料，到达周边电路的第二部分432。
在步骤306，在沟道孔阵列的各沟道孔、一个或多个栅极隔槽以及一个或多个接触孔中都形成存储器膜、沟道层和牺牲层。
在此步骤中，在沟道孔、栅极隔槽和接触孔被暴露的情况下，进行沟道孔结构的形成工艺。具体地说，在沟道孔中形成存储器膜、沟道层和牺牲层。由于此时栅极隔槽和接触孔也被暴露，因而它们的空间内也会形成存储器膜、沟道层和牺牲层。在一个示例中，存储器膜可以是浮置栅极结构。
在图4C所示例的半导体结构400c的剖面图中，沟道孔阵列的各沟道孔中依次形成了存储器膜411a、沟道层412b和牺牲层411c。存储器膜411a用来存储数据。存储器膜411a可以是浮置栅极结构，其例如包括隧穿绝缘层、电荷存储层(例如，浮置栅极)和阻挡绝缘层。在导电层404a与沟道层411b之间，从导电层404a起依序设置着阻挡绝缘层、电荷存储层、和隧穿绝缘层。沟道层411b、电荷存储层、导电层404a构成存储单元，其中垂直的沟道层411b作为电性导通信道，电荷存储层作为存储从沟道层411b注入的电荷的数据存储层，导电层404a作为控制栅极。沟道层411b可以是实心或空心的。沟道孔可另包括垂直的牺牲层411c，其设置在沟道层411b的内侧，暂时填充沟道孔。沟道层411b的示例性材料为多晶硅。牺牲层411c的示例性材料为氮化硅、金属(例如钨W)或金属化合物(例如氮化钛TiN、氧化铝)。但可以理解，这些层可以选择其他合适的材料。另外，当牺牲层411c的主体材料为导电材料时，为了沟道孔内的沟道层412b，牺牲层411c可以具有额外的外层，用来隔离沟道层412b与牺牲层411c内层的导电材料，并在后续去除牺牲层时起到保护作用。牺牲层411c可以为如图4C所示的实心柱，也可以为具有空气隙的中空柱。
同样的，各栅极隔槽中也依次形成了存储器膜412a、沟道层412b和牺牲层412c。在各接触孔中也依次形成了存储器膜433a、沟道层433b和牺牲层433c。
在一些实施例中，可以通过原子层沉积(ALD)的方式形成牺牲层411c、412c和433c。
在步骤308，在半导体结构上形成硬掩模图案，硬掩模图案覆盖沟道孔阵列，且暴露一个或多个栅极隔槽和一个或多个接触孔。
在此步骤中，通过硬掩模图案保护沟道孔阵列，而暴露栅极隔槽和接触孔，以便进行后续工艺。
硬掩模图案可以通过在半导体结构上覆盖整体的硬掩模，然后对硬掩模图案进行光刻和刻蚀得到。
在图4D所示例的半导体结构400d的剖面图中，覆盖了硬掩模图案413，其覆盖各沟道孔结构，而暴露栅极隔槽的沟道层412b和牺牲层412c，以及接触孔的沟道层433b和牺牲层433c。硬掩模图案413的材料例如是碳。
在步骤310，去除一个或多个栅极隔槽和一个或多个接触孔中的沟道层和牺牲层。
在此步骤中，将去除栅极隔槽和接触孔中不利于后续工艺的部分，例如各栅极隔槽的沟道层和牺牲层，以便作为栅极隔槽和接触孔的后续工艺的基础。尤其是，栅极隔槽和接触孔中导电的沟道层是不期望的，因此需要被去除。
在图4E所示例的半导体结构400e的剖面图中，栅极隔槽412中的沟道层412b和牺牲层412c被去除，而存储器膜412a被保留；类似的，沟道孔433中的沟道层433b和牺牲层433c被去除，而存储器膜433a被保留。去除硬掩模图案413、牺牲层412b和433c的方式例如是湿法刻蚀。湿法刻蚀可以使用食人鱼(piranha)刻蚀液。
在步骤312，去除硬掩模图案和沟道孔阵列中的牺牲层。
在此步骤中，去除核心区用于保护沟道孔阵列的硬掩模图案，露出各个沟道孔。进一步，去除沟道孔中的牺牲层，从而露出沟道孔中的沟道层。
在图4F所示例的半导体结构400f的剖面图中，硬掩模图案413被去除，并且各沟道孔411中的牺牲层411c被去除，从而露出沟道层411b。去除硬掩模图案413和牺牲层411c的方式例如是湿法刻蚀。湿法刻蚀可以使用TMAH(四甲基氢氧化铵)刻蚀液。
在步骤314，在沟道孔阵列的各沟道孔中形成填充层。
在此步骤中，在露出了沟道层的沟道孔中形成填充层。垂直的填充层可起到支撑沟道孔的作用。
形成填充层的方式可包括沉积。可以从已知的各种沉积工艺，例如LPCVD、PECVD、HDPCVD、MOCVD、MBE、ALD中选中合适的工艺。填充层的材料可以是氮化硅、氧化硅、碳化硅、氮氧化硅、氧化铝等。
在步骤316，在一个或多个栅极隔槽中形成绝缘部。
在此步骤中，在各栅极隔槽中形成绝缘部，用以将各个指存储区隔开，至此栅极隔槽的工艺完成。
形成绝缘部的方式可包括沉积。可以从已知的各种沉积工艺，例如LPCVD、PECVD、HDPCVD、MOCVD、MBE、ALD中选中合适的工艺。绝缘部的材料可以是氮化硅、氧化硅、碳化硅、氮氧化硅、氧化铝等。
在步骤318，在一个或多个接触孔中形成接触部。
在此步骤中，在各接触孔中形成接触部，用于与周边电路接触，至此接触孔的工艺完成。
接触部的材料例如是金属，如钨(W)，或者接触部的材料是金属化合物，例如氮化钛(TiN)。
在图4G所示例的半导体结构400g的剖面图中，各沟道孔中形成填充层411d，各栅极隔槽中形成绝缘部412d，另外在各接触孔中形成接触部433d，其连接周边电路的第二部分432。填充层411d、绝缘部412d和接触部433d可以为如图4F所示的实心柱，也可以为具有空气隙的中空柱。
在此，垂直的填充层411d可起到支撑沟道孔的作用。
在所述一个或多个栅极隔槽中形成绝缘部的同时，在所述沟道孔阵列的各沟道孔中形成填充层，和/或在所述一个或多个接触孔中形成绝缘层，其中所述绝缘部、所述填充层和所述绝缘层为同一材料。
较佳地，可以在沟道孔中形成填充层411d的同时，在各栅极隔槽中填充绝缘部412d，且在各接触孔中形成绝缘层433e。也就是说，这3个工序中的至少2个可以同时进行。同时进行的工序可使用同一材料。例如当3个工序同时进行时，填充层411d、绝缘部412d和绝缘层433e可为同一材料，以此类推。当使用ALD方式时，栅极隔槽由于较小的临界尺寸(Critical dimension,CD)而会被填满，而接触孔由于较大的临界尺寸仅会形成一层绝缘层。绝缘层433e可以为接触部433d与其所在接触孔的侧壁之间形成绝缘，避免漏电。
当然，在各接触孔中形成绝缘层433e也可以独立于在沟道孔中形成填充层411d和在各栅极隔槽中填充绝缘部412d的步骤进行，在此不做限定。
在此使用了流程图用来说明根据本申请的实施例的方法所执行的操作。应当理解的是，前面的操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。例如当分别进行时，步骤314、316和318可以按照各种顺序来处理。
三维存储器件的其他细节，例如存储区的排列、字线连接区的具体结构等，并非本发明的重点，在此不再展开描述。
在本发明的上下文中，三维存储器可以是3D闪存，例如3D NAND闪存。
本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。

Claims (18)

1.一种制作三维存储器的方法，包括以下步骤：
提供半导体结构，所述半导体结构具有核心区、字线连接区和周边区；
在所述核心区形成沟道孔阵列和一个或多个栅极隔槽，且在所述周边区形成一个或多个接触孔；
在所述沟道孔阵列的各沟道孔、所述一个或多个栅极隔槽以及所述一个或多个接触孔中都形成存储器膜和沟道层；
在所述半导体结构上形成硬掩模图案，所述硬掩模图案覆盖所述沟道孔阵列，且暴露所述一个或多个栅极隔槽和所述一个或多个接触孔；
去除所述一个或多个栅极隔槽和所述一个或多个接触孔中的所述沟道层；
在所述一个或多个栅极隔槽中形成绝缘部；以及
在所述一个或多个接触孔中形成接触部。
2.如权利要求1所述的方法，其特征在于，
形成存储器膜和沟道层的所述步骤还包括：形成填充层，其中所述存储器膜包围所述沟道层并且所述填充层设置在所述沟道层的内侧；以及
去除所述沟道层的步骤还包括：去除所述填充层。
3.如权利要求2所述的方法，其特征在于，形成所述填充层的方法包括介质层旋涂。
4.如权利要求1所述的方法，其特征在于，在所述一个或多个接触孔中形成接触部之前还包括：在所述一个或多个接触孔中形成绝缘层。
5.如权利要求2所述的方法，其特征在于，在所述一个或多个栅极隔槽中填充所述绝缘部的同时，在所述一个或多个接触孔中形成绝缘层，其中所述绝缘部和所述绝缘层为同一材料。
6.如权利要求1所述的方法，其特征在于，所述半导体结构具有周边电路，所述周边电路分布在所述核心区、所述字线连接区下方和所述周边区下方，在所述一个或多个接触孔中形成接触部时，所述接触部连接所述周边电路。
7.如权利要求1所述的方法，其特征在于，在所述一个或多个栅极隔槽中形成所述绝缘部的方法包括原子层沉积。
8.一种制作三维存储器的方法，包括以下步骤：
提供半导体结构，所述半导体结构具有核心区、字线连接区和周边区；
在所述核心区形成沟道孔阵列和一个或多个栅极隔槽，且在所述周边区形成一个或多个接触孔；
在所述沟道孔阵列的各沟道孔、所述一个或多个栅极隔槽以及所述一个或多个接触孔中都形成存储器膜、沟道层和牺牲层；
在所述半导体结构上形成硬掩模图案，所述硬掩模图案覆盖所述沟道孔阵列，且暴露所述一个或多个栅极隔槽和所述一个或多个接触孔；
去除所述一个或多个栅极隔槽和所述一个或多个接触孔中的所述沟道层和所述牺牲层；
去除所述硬掩模图案和所述沟道孔阵列中的所述牺牲层；
在所述沟道孔阵列的各沟道孔中形成填充层；
在所述一个或多个栅极隔槽中形成绝缘部；以及
在所述一个或多个接触孔中形成接触部。
9.如权利要求8所述的方法，其特征在于，在所述一个或多个接触孔中形成所述接触部之前还包括：在所述一个或多个接触孔中形成绝缘层。
10.如权利要求9所述的方法，其特征在于，在所述沟道孔阵列的各沟道孔中形成所述填充层的同时，在所述一个或多个栅极隔槽中形成所述绝缘部，和/或在所述一个或多个接触孔中形成所述绝缘层，其中所述填充层、所述绝缘部和所述绝缘层为同一材料。
11.如权利要求8所述的方法，其特征在于，所述半导体结构具有周边电路，所述周边电路分布在所述核心区、所述字线连接区下方和所述周边区下方，在所述一个或多个接触孔中形成接触部时，所述接触部连接所述周边电路。
12.如权利要求8所述的方法，其特征在于，在所述一个或多个栅极隔槽中形成所述绝缘部的方法包括原子层沉积。
13.一种三维存储器件，包括核心区、字线连接区和周边区，所述核心区具有沟道孔阵列和一个或多个栅极隔槽，所述周边区具有一个或多个接触孔，所述沟道孔阵列中的各沟道孔内具有存储器膜和沟道层，其中所述一个或多个栅极隔槽内具有存储器膜和绝缘部，所述一个或多个接触孔内具有存储器膜和接触部。
14.如权利要求13所述的三维存储器件，其特征在于，所述沟道孔阵列中的各沟道孔还包括填充层，其中所述存储器膜包围所述沟道层并且所述填充层设置在所述沟道层的内侧。
15.如权利要求13所述的三维存储器件，其特征在于，所述一个或多个接触孔内具有介于所述存储器膜和所述接触部之间的绝缘层。
16.如权利要求13所述的三维存储器件，其特征在于，所述三维存储器件的具有周边电路，所述周边电路分布在所述核心区、所述字线连接区下方和所述周边区。
17.如权利要求13所述的三维存储器件，其特征在于，所述三维存储器件为浮栅型三维NAND存储器。
18.如权利要求13所述的三维存储器件，其特征在于，所述存储器膜包括阻挡绝缘层、电荷存储层、和隧穿绝缘层。
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