CN109860197A - 三维存储器及形成三维存储器的方法 - Google Patents

Abstract

本发明提供一种形成三维存储器的方法，所述方法包括：提供第一半导体结构，所述第一半导体结构上具有衬底、位于衬底上的堆叠结构以及穿过所述堆叠结构的沟道孔，所述沟道孔中具有垂直沟道结构；形成穿过所述堆叠结构的绝缘孔，以及掺杂所述绝缘孔底部的衬底形成阵列共源极；在所述绝缘孔中形成绝缘部，所述绝缘部与接触的衬底电绝缘；从所述第一半导体结构的无源侧形成电连接至所述阵列共源极的导电接触。

Description

三维存储器及形成三维存储器的方法

技术领域

本发明涉及三维存储器领域，尤其涉及一种三维存储器及形成三维存储器的方法。

背景技术

为了克服二维存储器件的限制，业界已经研发并大规模量生产了具有三维(3D)结构的存储器件，其通过将存储器单元三维地布置在衬底之上来提高集成密度。

在例如3D NAND闪存的三维存储器件中，存储阵列可包括具有垂直沟道结构的核心(core)区以及具有阶梯结构的阶梯区，多个存储阵列之间通过栅线隙(Gate Line Slit，GLS)隔开，栅线隙沿Y轴方向延伸。

由于栅线隙沿Y轴方向延伸，占用了较大的半导体结构表面的空间，意味着能够用于形成存储阵列的空间变小，将会降低存储空间的电荷存储密度。并且栅线隙沿Y轴方向延伸，使得半导体结构在X轴方向(垂直于栅线隙的方向)和Y轴方向不均衡，导致半导体结构发生翘曲。此外，由于栅线隙占用了较大的半导体结构表面的空间，形成与栅线隙中的源极导线的面积也会相应增加，使得存储阵列中栅极与源极导线的短接泄露风险增加。

发明内容

本发明要解决的技术问题是提供一种三维存储器及形成三维存储器的方法，以提高存储空间的电荷存储密度，避免半导体结构发生翘曲，降低栅极与源极导线的短接泄露风险。

为解决上述技术问题，本发明的一方面提供了一种形成三维存储器的方法，所述方法包括：提供第一半导体结构，所述第一半导体结构上具有衬底、位于衬底上的堆叠结构以及穿过所述堆叠结构的沟道孔，所述沟道孔中具有垂直沟道结构；形成穿过所述堆叠结构的绝缘孔，以及掺杂所述绝缘孔底部的衬底形成阵列共源极；在所述绝缘孔中形成绝缘部，所述绝缘部与接触的衬底电绝缘；从所述第一半导体结构的无源侧形成电连接至所述阵列共源极的导电接触。

在本发明的一实施例中，在所述绝缘孔中形成绝缘部的步骤包括：对所述绝缘孔抽真空形成空气隙，并用绝缘材料密封所述空气隙的顶端。

在本发明的一实施例中，在所述绝缘孔中形成绝缘部的步骤包括：用绝缘材料填充所述绝缘孔。

在本发明的一实施例中，所述堆叠结构中的绝缘孔与周围的沟道孔排列成重复单元。

在本发明的一实施例中，所述重复单元为正N边形结构，其中N为不小于3的自然数。

在本发明的一实施例中，从所述衬底的无源侧形成穿过所述阵列共源极的导电接触的步骤包括：对所述衬底进行打薄处理，形成与导电接触电连接的外围电路。

在本发明的一实施例中，所述外围电路形成在所述第一半导体结构的无源侧上。

在本发明的一实施例中，所述外围电路形成于第二半导体结构上，所述第二半导体结构与所述第一半导体结构键合。

本发明的另一方面提供了一种三维存储器，所述三维存储器包括：第一半导体结构，所述第一半导体结构上具有衬底、位于衬底上的堆叠结构以及穿过所述堆叠结构的沟道孔，所述沟道孔中具有垂直沟道结构；穿过所述堆叠结构的绝缘孔，所述绝缘孔底部的衬底具有阵列共源极；形成于所述绝缘孔中的绝缘部，所述绝缘部与接触的衬底电绝缘；电连接所述阵列共源极与外围电路的导电接触，所述外围电路位于所述第一半导体结构的无源侧。

在本发明的一实施例中，所述绝缘部为空气隙。

在本发明的一实施例中，所述绝缘部为填充于所述绝缘孔中的绝缘材料。

在本发明的一实施例中，所述堆叠结构中的绝缘孔与周围的沟道孔排列成重复单元。

在本发明的一实施例中，所述重复单元为正N边形结构，其中N为不小于3的自然数。

在本发明的一实施例中，所述外围电路形成在所述第一半导体结构的无源侧上。

在本发明的一实施例中，所述外围电路形成于第二半导体结构上，所述第二半导体结构与所述第一半导体结构键合。在本发明的一实施例中，

与现有技术相比，本发明具有以下优点：本发明提供了一种三维存储器及形成三维存储器的方法，通过将阵列共源极从半导体结构无源侧的导电接触孔引出，而不是从栅线隙引出，可以显著降低阵列共源极引线占用的空间，从而提高存储空间的电荷存储密度，避免半导体结构发生翘曲，降低栅极与源极导线的短接泄露风险。

附图说明

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：

图1A-1D是一种三维存储器的示意图；

图2是根据本发明的一实施例的一种形成三维存储器的方法的流程图；

图3A-3E是根据本发明的一实施例的一种形成三维存储器的方法的示例性的剖面示意图；

图4是根据本发明的一实施例的一种三维存储器的俯视图；

图5是根据本发明的一实施例的一种三维存储器的剖面图。

具体实施方式

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。

在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。

在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

应当理解，当一个部件被称为“在另一个部件上”、“连接到另一个部件”、“耦合于另一个部件”或“接触另一个部件”时，它可以直接在该另一个部件之上、连接于或耦合于、或接触该另一个部件，或者可以存在插入部件。相比之下，当一个部件被称为“直接在另一个部件上”、“直接连接于”、“直接耦合于”或“直接接触”另一个部件时，不存在插入部件。同样的，当第一个部件被称为“电接触”或“电耦合于”第二个部件，在该第一部件和该第二部件之间存在允许电流流动的电路径。该电路径可以包括电容器、耦合的电感器和/或允许电流流动的其它部件，甚至在导电部件之间没有直接接触。

图1A-1D是一种三维存储器100的示意图。其中，图1A是三维存储器100立体图，图1B是三维存储器100沿Y方向的剖面示意图，图1C是三维存储器100的顶视图，图1D是三维存储器100的侧视图。

参考图1A-1D所示，三维存储器100包括多个存储阵列101，存储阵列101可包括具有垂直沟道结构的核心区102以及具有阶梯结构的阶梯区103，多个存储阵列101之间通过栅线隙104(Gate Line Slit，GLS)隔开，栅线隙104沿Y轴方向延伸。

由于栅线隙104沿Y轴方向延伸，占用了较大的半导体结构表面的空间，意味着能够用于形成存储阵列101的空间变小，将会降低存储空间的电荷存储密度。并且栅线隙104沿Y轴方向延伸，使得半导体结构在X轴方向(垂直于栅线隙的方向)和Y轴方向不均衡，导致半导体结构发生翘曲。此外，由于栅线隙104占用了较大的半导体结构表面的空间，形成与栅线隙104中的源极导线的面积也会相应增加，使得存储阵列中栅极与源极导线的短接泄露风险增加。

本发明提供了一种三维存储器及形成三维存储器的方法，可以提高存储空间的电荷存储密度，避免半导体结构发生翘曲，降低栅极与源极导线的短接泄露风险。

图2是根据本发明的一实施例的一种形成三维存储器的方法的流程图。图3A-3E是根据本发明的一实施例的一种形成三维存储器的方法的示例性的剖面示意图。下面参考图2-3E所示描述本实施例的形成三维存储器的方法。

在步骤202，提供第一半导体结构。

此第一半导体结构是将被用于后续制程以最终形成三维存储器件的至少一部分。第一半导体结构可包括衬底。从水平方向上看，衬底上方包括核心区和阶梯区。核心区的垂直方向上包括字线连接区，用于实现对存储阵列区的读写操作。阶梯区的垂直方向上包括位线连接区，用于实现对栅极的控制。从垂直方向看，存储阵列区可具有堆叠结构以及穿过堆叠结构的沟道孔，沟道孔中具有垂直沟道结构。

在图3A所示例的第一半导体结构300a中，第一半导体结构300a可包括衬底301、位于衬底301上的堆叠结构310。堆叠结构310可为第一材料层311和第二材料层312交替层叠的叠层。第一材料层311可为栅极层或伪栅极层。堆叠结构310中设有垂直于衬底301表面的沟道孔320，沟道孔320中具有垂直沟道结构330。需要指出的是，垂直沟道结构330也可以为虚拟沟道结构，其内部结构可以与用于核心区的垂直沟道结构相同或者有所差别。

垂直沟道结构330可包括沿着沟道孔的侧壁从外到内设置的阻挡层、电荷捕获层、隧穿层和沟道层。其中阻挡层、电荷俘获层、隧穿层构成存储器层。在本发明的一实施例中，阻挡层和隧穿层的示例性材料为氧化硅，电荷俘获层的示例性材料为氮化硅，形成氧化硅-氮化硅-氧化硅(ONO)结构；沟道层的示例性材料为多晶硅。但可以理解，这些层可以选择其他材料。存储器层可以不是设置在沟道孔内的介质层，而是设置在第一材料层311中靠近第一沟道孔的横向沟槽内的浮栅结构。存储器层的一些示例细节将在后文描述。

在本发明的实施例中，衬底301的材料例如是硅。第一材料层311和第二材料层312例如是氮化硅和氧化硅的组合。以氮化硅和氧化硅的组合为例，可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法，依次在衬底301上交替沉积氮化硅和氧化硅，形成堆叠结构310。

垂直沟道结构330的底部可具有硅外延层320a。硅外延层320a的材料例如是硅。

尽管在此描述了初始的第一半导体结构的示例性构成，但可以理解，一个或多个特征可以从这一第一半导体结构中被省略、替代或者增加到这一第一半导体结构中。例如，衬底中可根据需要形成各种阱区，如高压P阱(High Voltage P Well，HVPW)。沟道层内还可设有填充层。填充层可以起到支撑物的作用。填充层的材料可以是氧化硅。填充层可以是实心的，也可以是中空的。此外，所举例的各层的材料仅仅是示例性的，例如衬底301还可以是其他含硅的衬底，例如SOI(绝缘体上硅)、SiGe、Si:C等。

在步骤204，形成穿过堆叠结构的绝缘孔，以及掺杂绝缘孔底部的衬底形成阵列共源极。

在此步骤中，形成穿过堆叠结构的绝缘孔，在绝缘孔中形成绝缘部。可以通过掩膜进行图案控制，依次进行硬掩膜沉积、光刻胶旋涂与烘焙、曝光和干法刻蚀，从堆叠结构的顶部直至贯穿硅衬底，形成绝缘孔。绝缘孔的直径可以等于沟道孔的关键尺寸，也可以大于沟道孔的关键尺寸。

在本发明的一实施例中，可以先形成贯穿堆叠结构的沟道孔之后，再形成穿过堆叠结构的绝缘孔。在此实施例中，使用一种图案的掩膜进行曝光和干法刻蚀形成沟道孔，填充沟道孔形成垂直沟道结构，然后使用另一种图案的掩膜进行曝光和干法刻蚀形成绝缘孔。

在本发明的另一实施例中，可以同时形成贯穿堆叠结构的沟道孔和绝缘孔。在此实施例中，使用一种图案的掩膜进行曝光和干法刻蚀同时形成沟道孔和绝缘孔，在填充沟道孔形成垂直沟道结构之前，封闭绝缘孔的顶端，以防止绝缘孔在形成垂直沟道结构的过程中被填充，避免后续清洗绝缘孔中的填充材料，简化工艺。

在图3B所示例的半导体结构300b中，堆叠结构310中形成有穿过堆叠结构310的绝缘孔340。绝缘孔340的直径大于沟道孔320的关键尺寸。如图3B所示，先形成沟道孔320，填充沟道孔320形成垂直沟道结构330之后，再在叠结构310中形成穿过堆叠结构310的绝缘孔340。

可以理解，沟道孔320与绝缘孔340的形成顺序并不限于此，也可以在一道工序中同时形成沟道孔320和绝缘孔340，封闭绝缘孔340的顶端，填充沟道孔320形成垂直沟道结构330。

形成穿过堆叠结构的绝缘孔之后，掺杂绝缘孔底部的衬底，衬底中的该掺杂区域形成阵列共源极。

在图3C所示例的半导体结构300c中，绝缘孔340底部的衬底301中形成有阵列共源极，该掺杂区域作为三维存储器的阵列共源极350。

在步骤206，在绝缘孔中形成绝缘部，绝缘部与接触的衬底电绝缘。

在此步骤中，可以用绝缘材料填充绝缘孔形成绝缘部，该绝缘部作为结构支撑柱，对堆叠结构起一定的支撑作用。绝缘材料可以例如是氧化硅。用绝缘材料填充绝缘孔形成绝缘部之后，还包括平坦化所述绝缘材料，例如化学机械磨平(Chemical MechanicalPolishing，CMP)。优选地，绝缘材料还可以具有高导热性，使得半导体器件具有优良的导热性能。具有导热性的绝缘材料可以是无机非金属材料，例如金属氧化物(氧化铝、氧化镁、氧化锌或氧化镍)，又例如金属氮化物(氮化铝、氮化硅或氮化硼)。

在本发明的另一实施例中，还可以对绝缘孔抽真空形成空气隙，并用绝缘材料密封空气隙的顶端，从而在绝缘孔中形成绝缘部。在此实施例中，栅线隙部分被真空处理，处于真空状态以形成气隙(air gap)，使得存储器的存储块与存储块之间通过气隙电隔离开来。由于气隙具有更低的介电常数，因此在存储器的存储块之间能更有效地隔离绝缘，使得存储器整体的工作性能更优。

在图3D所示例的半导体结构300d中，绝缘孔340填充有绝缘部360。绝缘部360的材料为氧化硅。绝缘部360还可以是具有高导热性的绝缘材料，包括但不限于金属氧化物(氧化铝、氧化镁、氧化锌或氧化镍)，金属氮化物(氮化铝、氮化硅或氮化硼)。

可以理解，绝缘孔340中形成绝缘部的形式不限于于此，可以对绝缘孔抽真空形成空气隙，并用绝缘材料密封空气隙的顶端，从而在绝缘孔中形成绝缘部。

堆叠结构中的绝缘孔与周围的沟道孔排列成重复单元。重复单元可以为正六边形结构或正三角形结构。重复单元的拓扑结构可以通过掩膜控制。例如，在先形成贯穿堆叠结构的沟道孔之后，再形成穿过堆叠结构的绝缘孔时，可以通过两次掩膜的组合控制重复单元的拓扑结构。又例如，在同时形成贯穿堆叠结构的沟道孔和绝缘孔时，通过封闭绝缘孔的顶端控制重复单元的拓扑结构。

图4是根据本发明的一实施例的一种三维存储器的俯视图。参考图4所示，阵列存储区包括多个绝缘孔340和沟道孔320。绝缘孔340与周围的沟道孔320排列成重复单元，该重复单元为正六边形结构。可以理解，重复单元的结构不限于此，也可以是其它结构，例如正三角形。在其他实施例中，重复单元的结构可以为正N边形，其中N为不小于3的自然数。在其他实施例中，重复单元结构也可以为圆形。

在步骤208，从第一半导体结构的无源侧形成电连接至阵列共源极的导电接触。

在此步骤中，翻转第一半导体结构，在衬底的无源侧形成导电接触孔，该导电接触孔连接至阵列共源极，填充导电接触孔形成导电接触，该导电接触电连接至阵列共源极。导电接触的材料可以是金属钨。

可以翻转第一半导体结构，在衬底的无源侧沉积绝缘材料，通过掩膜进行图案控制，依次进行硬掩膜沉积、光刻胶旋涂与烘焙、曝光和干法刻蚀，从硅衬底的顶部直至贯穿硅衬底到阵列共源极，形成导电接触孔。

形成电连接至阵列共源极的导电接触的步骤可以包括：对衬底进行打薄处理，形成与导电接触电连接的外围电路。外围电路可以形成在第一半导体结构的无源侧上。外围电路也可以形成于第二半导体结构上，第二半导体结构与第一半导体结构键合。通过对衬底进行打薄处理，可以降低导电接触孔的深度，从而降低刻蚀工艺的难度，同时还可以节省材料，降低成本。

在图3E所示例的半导体结构300e中，形成有电连接至阵列共源极350的导电接触370以及与导电接触370电连接的外围电路(图中未示出)。在该半导体结构300e中，衬底301经过了打薄处理。通过对衬底进行打薄处理，可以降低导电接触孔的深度，从而降低刻蚀工艺的难度，同时还可以节省材料，降低成本。外围电路可以形成在第一半导体结构的无源侧上。外围电路也可以形成于第二半导体结构上，第二半导体结构与第一半导体结构键合。

至此，三维存储器的沟道结构的工艺基本完成。在这些工艺完成后，再加上常规的工艺，即可得到三维存储器。举例来说，当三维存储器为电荷俘获型存储器时，图3E所示的半导体结构300d中的第一堆栈310和第二堆栈330为伪栅极堆栈，第一材料层311和331为伪栅极层，则在步骤208之后，还包括将第一堆栈和第二堆栈中的第一材料层311和331替换为栅极层。又如，当三维存储器为浮栅型存储器时，第一堆栈310和第二堆栈330为栅极堆栈，第一堆栈和第二堆栈中的第一材料层311和331为栅极层，在步骤208之后不需经过材料替换的步骤。再如，在沟道孔320的上方形成电连接至沟道孔320的导电接触以及电连接至导电接触的位线，通过位线可以控制不同的存储阵列。

在此使用了流程图用来说明根据本申请的实施例的方法所执行的操作。应当理解的是，前面的操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。

本发明提供了一种形成三维存储器的方法，通过将阵列共源极从半导体结构无源侧的导电接触孔引出，而不是从栅线隙引出，可以显著降低阵列共源极引线占用的空间，从而提高存储空间的电荷存储密度，避免半导体结构发生翘曲，降低栅极与源极导线的短接泄露风险。

图5是根据本发明的一实施例的一种三维存储器的剖面图。该三维存储器可以通过上文描述的方法形成。三维存储器包括第一半导体结构500。第一半导体结构500上具有衬底501、位于衬底501上的堆叠结构510以及穿过堆叠结构的沟道孔520。沟道孔520中具有垂直沟道结构530。穿过堆叠结构510的绝缘孔540，绝缘孔540底部的衬底501具有阵列共源极550。形成于绝缘孔中的绝缘部560，绝缘部560与接触的衬底501电绝缘。电连接阵列共源极550与外围电路的导电接触570，外围电路位于第一半导体结构500的无源侧。

在本发明的一实施例中，绝缘部560为空气隙。在本发明的一实施例中，绝缘部560为填充于绝缘孔540中的绝缘材料。在本发明的一实施例中，堆叠结构510中的绝缘孔540与周围的沟道孔520排列成重复单元。在本发明的一实施例中，重复单元为正六边形结构或正三角形结构。在本发明的一实施例中，外围电路形成在第一半导体结构500的无源侧上。在本发明的一实施例中，外围电路形成于第二半导体结构上，第二半导体结构与第一半导体结构500键合。

本发明提供了一种三维存储器，通过将阵列共源极从半导体结构无源侧的导电接触孔引出，而不是从栅线隙引出，可以显著降低阵列共源极引线占用的空间，从而提高存储空间的电荷存储密度，避免半导体结构发生翘曲，降低栅极与源极导线的短接泄露风险。

本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。

虽然本发明已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可作出各种等效的变化或替换，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。

Claims (15)

1.一种形成三维存储器的方法，所述方法包括：

提供第一半导体结构，所述第一半导体结构上具有衬底、位于衬底上的堆叠结构以及穿过所述堆叠结构的沟道孔，所述沟道孔中具有垂直沟道结构；

形成穿过所述堆叠结构的绝缘孔，以及掺杂所述绝缘孔底部的衬底形成阵列共源极；

在所述绝缘孔中形成绝缘部，所述绝缘部与接触的衬底电绝缘；

从所述第一半导体结构的无源侧形成电连接至所述阵列共源极的导电接触。

2.根据权利要求1所述的形成三维存储器的方法，其特征在于，在所述绝缘孔中形成绝缘部的步骤包括：对所述绝缘孔抽真空形成空气隙，并用绝缘材料密封所述空气隙的顶端。

3.根据权利要求1所述的形成三维存储器的方法，其特征在于，在所述绝缘孔中形成绝缘部的步骤包括：用绝缘材料填充所述绝缘孔。

4.根据权利要求1所述的形成三维存储器的方法，其特征在于，所述堆叠结构中的绝缘孔与周围的沟道孔排列成重复单元。

5.根据权利要求1所述的形成三维存储器的方法，其特征在于，所述重复单元为正N边形结构，其中N为不小于3的自然数。

6.根据权利要求1所述的形成三维存储器的方法，其特征在于，从所述衬底的无源侧形成穿过所述阵列共源极的导电接触的步骤包括：对所述衬底进行打薄处理，形成与导电接触电连接的外围电路。

7.根据权利要求6所述的形成三维存储器的方法，其特征在于，所述外围电路形成在所述第一半导体结构的无源侧上。

8.根据权利要求6所述的形成三维存储器的方法，其特征在于，所述外围电路形成于第二半导体结构上，所述第二半导体结构与所述第一半导体结构键合。

9.一种三维存储器，所述三维存储器包括：

第一半导体结构，所述第一半导体结构上具有衬底、位于衬底上的堆叠结构以及穿过所述堆叠结构的沟道孔，所述沟道孔中具有垂直沟道结构；

穿过所述堆叠结构的绝缘孔，所述绝缘孔底部的衬底具有阵列共源极；

形成于所述绝缘孔中的绝缘部，所述绝缘部与接触的衬底电绝缘；

电连接所述阵列共源极与外围电路的导电接触，所述外围电路位于所述第一半导体结构的无源侧。

10.根据权利要求9所述的三维存储器，其特征在于，所述绝缘部为空气隙。

11.根据权利要求9所述的三维存储器，其特征在于，所述绝缘部为填充于所述绝缘孔中的绝缘材料。

12.根据权利要求9所述的三维存储器，其特征在于，所述堆叠结构中的绝缘孔与周围的沟道孔排列成重复单元。

13.根据权利要求12所述的三维存储器，其特征在于，所述重复单元为正N边形结构，其中N为不小于3的自然数。

14.根据权利要求9所述的三维存储器，其特征在于，所述外围电路形成在所述第一半导体结构的无源侧上。

15.根据权利要求9所述的三维存储器，其特征在于，所述外围电路形成于第二半导体结构上，所述第二半导体结构与所述第一半导体结构键合。