CN111384062A - 三维存储器及三维存储器制造方法 - Google Patents

Abstract

本发明提供一种三维存储器及三维存储器制造方法，该三维存储器包括基底以及设置于基底上的堆栈结构及外部结构；外部结构连接在堆栈结构的外围边缘，且外部结构设置有贯穿外部结构的导电触点；堆栈结构中设置有贯穿堆栈结构的沟道结构；基底背离堆栈结构的一侧设置有平行基底延伸的导电体，导电体的一端具有贯穿基底的第一导电部，第一导电部与导电触点电连接；导电体的另一端具有第二导电部，第二导电部嵌入与堆栈结构相对应的基底中，并与沟道结构电连接，从而可以取消相关技术中堆栈结构中的公共源极触点，避免了形成耦合电容的问题，提高三维存储器的读取及擦除速率。

Description

三维存储器及三维存储器制造方法

技术领域

本发明涉及存储器技术领域，尤其涉及一种三维存储器及三维存储器制造方法。

背景技术

随着大数据、云计算、物联网等技术的快速发展，对存储器的集成度和存储密度的要求也随之提高，传统的二维平面存储器已难以满足实际需求，逐渐被三维存储器取代。

相关技术中，三维存储器包括基底以及层叠设置在基底上的堆栈结构，其中，堆栈结构包括交替设置的多个栅极层和多个绝缘层；堆栈结构内设置有贯穿至基底的沟道结构以及公共源极触点，公共源极触点与堆栈结构中的栅极层之间设置有电介质层。

但是，公共源极触点与栅极层之间容易产生的耦合电容,影响三维存储器的读取及擦除速率。

发明内容

本发明提供一种三维存储器及三维存储器制造方法，以克服相关技术中公共源极触点与栅极层之间容易产生耦合电容的问题。

本发明提供一种三维存储器，包括：基底以及设置于基底上的堆栈结构及外部结构；所述外部结构连接在所述堆栈结构的外围边缘，且所述外部结构设置有贯穿所述外部结构的导电触点；所述堆栈结构中设置有贯穿所述堆栈结构的沟道结构；所述基底背离所述堆栈结构的一侧设置有沿平行所述基底延伸的导电体，所述导电体的一端具有贯穿所述基底的第一导电部，所述第一导电部与所述导电触点电连接；所述导电体的另一端具有第二导电部，所述第二导电部嵌入与所述堆栈结构相对应的所述基底中，并与所述沟道结构电连接。

如上所述的三维存储器，其中，所述堆栈结构还设置有贯穿所述堆栈结构的第一结构孔，所述第一结构孔内设置有绝缘填充物，所述第二导电部背离所述导电体的表面与所述绝缘填充物接触。

如上所述的三维存储器，其中，所述第二导电部包括与所述导电体连接的第一导电段，以及与所述第一导电段连接的第二导电段，所述第一导电段与所述基底之间设置有第一绝缘层；所述基底具有围绕在所述第一绝缘层外的掺杂区域；所述第二导电段沿平行于所述基底的方向凸出于所述第一绝缘层，且所述第二导电段凸出于所述第一绝缘层的部分与所述掺杂区域接触；所述第一导电部与所述基底之间设置有第二绝缘层。

如上所述的三维存储器，其中，所述掺杂区域与所述第二导电段相接触的区域形成掺杂部。

如上所述的三维存储器，其中，所述掺杂区域的外边缘沿平行于所述基底的方向凸出于所述第二导电段；且所述第二导电段背离所述绝缘填充物的表面与所述掺杂区域靠近所述绝缘填充物的表面接触。

如上所述的三维存储器，其中，所述堆栈结构包括交替层叠设置在所述基底上的绝缘层和导电层；且与所述基底相接触的所述绝缘层具有与第一结构孔连通的第一通孔，该绝缘层位于所述第一通孔周围的部分覆盖在所述掺杂区域的表面，所述第二导电段设置在所述第一通孔内并与暴露在所述第一通孔内的部分所述掺杂区域接触。

如上所述的三维存储器，其中，所述堆栈结构具有贯穿所述堆栈结构并延伸到所述基底中的沟道孔，所述沟道结构包括由外向内依次设置在所述沟道孔中的功能层和沟道层；所述功能层的侧壁设置有缺口，所述沟道层暴露在所述缺口处的部分连接有外延层，所述外延层穿过所述缺口与所述基底连接。

如上所述的三维存储器，其中，所述外延层与一个所述导电层对应，且位于所述基底与该导电层之间的部分所述绝缘层延伸至所述外延层与该导电层之间。

如上所述的三维存储器，其中，所述导电部和所述绝缘层之间设置有调节层，且在与所述绝缘填充物邻接的各所述导电层和各所述绝缘层中，所述调节层延伸至所述导电层与相邻两个所述绝缘层之间、以及该导电层朝向所述沟道结构的侧面，且相邻两个所述导电层周围的所述调节层相互连接。

如上所述的三维存储器，其中，在最靠近所述基底的所述绝缘层和所述导电层之间的所述调节层沿朝向所述第一结构孔的方向凸出于与该调节层相邻的所述导电层和所述绝缘层；且该调节层的部分覆盖在所述第二导电段背离所述基底的表面上。

如上所述的三维存储器，其中，所述堆栈结构以及所述外部结构背离所述基底的一侧还连接有外围器件结构；所述外围器件结构具有与所述导电触点电连接的连接部。

本发明提供一种三维存储器制造方法，包括：形成半导体结构，所述半导体结构包括：基底以及设置于所述基底上的堆栈结构及外部结构，所述外部结构连接在所述堆栈结构的外围边缘；且所述堆栈结构中设置有贯穿所述堆栈结构的沟道结构；在所述外部结构中形成导电触点，所述导电触点贯穿所述外部结构；在所述基底背离所述堆栈结构的一侧形成导电体，所述导电体的一端具有贯穿所述基底的第一导电部，所述第一导电部与所述导电触点电连接；所述导电体的另一端具有第二导电部，所述第二导电部嵌入与所述堆栈结构相对应的所述基底中，并与所述沟道结构电连接。

如上所述的三维存储器制造方法，其中，形成半导体结构的步骤包括：在所述基底上形成所述堆栈结构和所述外部结构，所述堆栈结构包括交替设置在所述基底上的绝缘层和过渡层，且最靠近所述基底的一个所述过渡层构成牺牲层；在所述堆栈结构中形成延伸至所述基底的所述沟道结构，所述沟道结构包括依次设置在所述沟道孔中的功能层和沟道层；在所述堆栈结构上形成第一结构孔，所述第一结构孔贯穿所述堆栈结构，并延伸至所述牺牲层中；去除牺牲层、与所述牺牲层对应的部分所述功能层以及所述过渡层；并在去除所述牺牲层和部分所述功能层后暴露的所述沟道层上形成外延层；在所述基底中形成掺杂区域；在每相邻的两个所述绝缘层之间依次形成调节层和导电层，并在所述第一结构孔内形成绝缘填充物，且至少部分所述调节层位于所述绝缘填充物与所述掺杂区域之间。

如上所述的三维存储器制造方法，其中，在所述基底上形成堆栈结构和所述外部结构的步骤包括：在基底上形成绝缘层；在所述绝缘层上形成牺牲层；在所述牺牲层上交替形成绝缘层和除所述牺牲层之外的其余所述过渡层，以形成所述堆栈结构；在所述堆栈结构的外围形成所述外部结构。

如上所述的三维存储器制造方法，其中，去除牺牲层、与所述牺牲层对应的部分所述功能层以及所述过渡层；并在去除所述牺牲层和部分所述功能层后暴露的所述沟道层上形成外延层的步骤包括：去除所述牺牲层、位于所述牺牲层中的功能层以及所述基底表面的绝缘层，以在所述功能层上形成缺口，部分所述沟道层暴露于所述缺口内；在暴露于所述缺口处的所述沟道层上形成外延层，所述外延层伸出所述缺口外，并与所述基底连接；在所述外延层背离所述沟道层的表面以及所述基底的表面重新形成所述绝缘层；去除除所述牺牲层外的其余所述过渡层。

如上所述的三维存储器制造方法，其中，在每相邻的两个所述绝缘层之间依次形成调节层和导电层，并在所述第一结构孔内形成绝缘填充物的步骤包括：去除所述掺杂区域表面的至少部分所述绝缘层，以在所述绝缘层上形成第一通孔；在去除其余所述过渡层和去除所述牺牲层所形成的空腔内依次层叠形成所述调节层和所述导电层，且部分所述调节层位于所述第一通孔内；去除暴露在所述第一结构孔内的部分所述导电层，以使所述调节层沿朝向所述第一结构孔的方向凸出于所述导电层，且位于所述第一通孔内的部分所述调节层暴露于所述第一结构孔的孔底；在所述第一结构孔内形成所述绝缘填充物。

如上所述的三维存储器制造方法，其中，在所述基底背离所述堆栈结构的一侧形成导电体的步骤包括：在所述基底背离所述堆栈结构的表面形成第一导电孔和第二导电孔，所述第一导电孔贯穿所述基底，所述导电触点暴露在所述第一导电孔中，所述第二导电孔贯穿所述掺杂区域，以暴露位于所述第一通孔内的部分所述调节层；在所述第二导电孔的侧壁形成第一绝缘层，并在所述第一导电孔的侧壁形成第二绝缘层；去除所述调节层位于所述第一通孔中的部分；在所述第一导电孔和所述第二导电孔之内分别形成第一导电部和所述第二导电部，以及在所述第一导电部和所述第二导电部之间形成所述导电体。

如上所述的三维存储器制造方法，其中，在所述第一导电孔和所述第二导电孔之内分别形成第一导电部和所述第二导电部，以及在所述第一导电部和所述第二导电部之间形成所述导电体的同时，还包括：在所述第一导电孔和所述第二导电孔之内、以及在所述第一导电部和所述第二导电部之间沉积钛或氮化钛，所述掺杂区域与所述钛或氮化钛接触的区域形成掺杂部。

如上所述的三维存储器制造方法，其中，在所述外部结构中形成导电触点的步骤包括：在所述外部结构中形成贯穿所述外部结构的第二通孔；在所述第二通孔中形成所述导电触点。

如上所述的三维存储器制造方法，其中，在所述外部结构中形成导电触点的步骤之后，且在所述基底背离所述堆栈结构的一侧形成导电体的步骤之前，还包括：将所述半导体结构倒装在外围器件结构上，且所述堆栈结构以及所述外部结构背离所述基底的一侧和外围器件结构连接，所述外围器件结构具有与所述导电触点电连接的连接部。

本发明提供的三维存储器及三维存储器制造方法，通过设置基底以及设置于基底上的堆栈结构及外部结构；外部结构连接在堆栈结构的外围边缘，且外部结构设置有贯穿外部结构的导电触点；堆栈结构中设置有贯穿堆栈结构的沟道结构；基底背离堆栈结构的一侧设置有沿平行基底延伸的导电体，导电体的一端具有贯穿基底的第一导电部，第一导电部与导电触点电连接；导电体的另一端具有第二导电部，第二导电部嵌入与堆栈结构相对应的基底中，并与沟道结构电连接。本发明提供的三维存储器及三维存储器制造方法，通过第一导电部、导电体和第二导电部能够将经过沟道层的电流传输到外部结构中，并通过外部结构的导电触点引出，从而可以取消相关技术中堆栈结构中的公共源极触点，避免了形成耦合电容的问题，提高三维存储器的读取及擦除速率。

附图说明

以下结合附图对本发明的具体实施方式进行详细说明，应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，本发明不局限于下述的具体实施方式。

图1为本发明实施例中三维存储器的结构示意图；

图2为本发明实施例中三维存储器的截面示意图；

图3-图26为本发明实施例中三维存储器制造方法的工艺流程；

图27为本发明实施例中三维存储器制造方法的工艺流程框图；

图28为本发明实施例中形成半导体结构的工艺流程框图；

图29为本发明实施例中去除牺牲层、部分功能层以及过渡层，并形成外延层的工艺流程框图；

图30为本发明实施例中形成调节层、导电层和绝缘填充物的工艺流程框图；

图31为本发明实施例中形成导电体、第一导电部和第二导电部的工艺流程框图。

附图标记说明：

100：基底； 110：第一绝缘层；

111：第二导电孔； 120：第二绝缘层；

121：第一导电孔； 130：掺杂区域；

140：掺杂部； 150：绝缘介质层；

160：绝缘材料层； 170：第一导体层；

180：第二导体层； 190：第二绝缘材料层；

200：堆栈结构； 210：沟道结构；

211：功能层； 212：沟道层；

213：缺口； 214：外延层；

220：第一结构孔； 230：绝缘填充物；

240：绝缘层； 241：第一通孔；

250：导电层； 260：调节层；

270：过渡层； 280：牺牲层；

290：中间层； 300：外部结构；

310：导电触点； 400：导电体；

410：第一导电部； 420：第二导电部；

421：第一导电段； 422：第二导电段；

500：外围器件结构。

具体实施方式

以下结合附图对本发明的具体实施方式进行详细说明，应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，本发明不局限于下述的具体实施方式。

三维存储器可实现数据在三维空间中的存储和传递，可以极大提高器的存储能力。

相关技术中，三维存储器包括基底以及层叠设置在基底上的堆栈结构，其中，堆栈结构包括交替设置的多个栅极层和多个绝缘层；堆栈结构内设置有贯穿至基底的沟道结构以及公共源极触点，沟道结构包括沟道层和功能层，且功能层的侧壁具有缺口，以暴露出功能层内的沟道层，沟道层能够通过基底与公共源极触点电连接，使得电流可以经过沟道层、基底进入公共源极触点。

但是，为了避免沟道层与公共源极触点直接导通，公共源极触点与堆栈结构中的栅极层之间设置有电介质层。栅极层、电介质层以及公共源极触点之间能够构成耦合电容，且栅极层与公共源极触点之间距离很近，容易产生发生击穿现象，影响三维存储器的读取及擦除速率。

为了解决上述问题，本发明实施例提供一种三维存储器及三维存储器制造方法，通过将在基底背离堆栈结构的一侧设置导电体，在堆栈结构的外部设置导电触点，导电体电连接在导电触点与沟道层之间，从而将经过沟道层的电流通过导电体和导电触点引出，避免了在堆栈结构内部设置公共源极触点，进而可以避免相关技术中公共源极触点与栅极层之间的耦合电容和击穿现象，提高了三维存储的读取和擦除速度。

请参考图1，本实施例提供一种三维存储器，包括：基底100以及设置于基底100上的堆栈结构200及外部结构300。

其中，基底100可以为半导体材料制成，例如但不限于，硅锗、锗、绝缘体上硅薄膜(SOI)。可选地，基底100可由单晶硅制成等。

堆栈结构200形成在基底100上，堆栈结构200包括交替层叠设置在基底100上的绝缘层240和导电层250；其中，绝缘层240的厚度可以和导电层250相同，也可以不同。可选地，导电层250由导电材料制成，包括但不限于钨、钴、铜、铝、掺杂硅和/或硅化物。进一步，导电层250可以包括金属钨以及包覆在金属钨外的氮化钛层。绝缘层240由绝缘材料制成，包括但不限于氧化硅、氮化硅、氮氧化硅或以上材料的组合。可选地，绝缘层240还可以包括位于内部的氧化硅、氮化硅或氮氧化硅以及位于氧化硅、氮化硅或氮氧化硅外部的氧化铝或者氧化锆等，氧化铝或者氧化锆可以与导电层接触。可以理解，多个绝缘层240可以由相同的材质构成，也可以由不同的材质构成，或者多个绝缘层240的厚度可以相同，也可以不一致，具体根据实际情况设置。

当然，在一些可选地实施例中，基底100上还可以依次堆叠有多个堆栈结构200，具体可以根据实际情况进行设置。

另外，为了方便堆栈结构200的各导电层250与外围器件结构等连接，堆栈结构200的边缘可以形成阶梯状的结构，该部分区域可以成为阶梯区，而除阶梯区外的部分区域可以形成核心区，核心区各个位置的厚度基本一致，沟道结构210可以设置在核心区。阶梯区的导电层250分别设置有一个导电柱，导电柱沿朝向基底100的方向延伸，且其底部与一个导电层250相连接，从而将外部电流引入导电层250中。

堆栈结构200中设置有沟道孔，沟道孔内设置有沟道结构210，沟道孔可以贯穿堆栈结构200，且其底部可以延伸至基底100中，从而使得形成贯穿堆栈结构200的沟道结构210。

可选地，沟道结构210的数量可以为多个，多个沟道结构210排列在堆栈结构200中。

每个沟道结构210包括依次层叠设置有在沟道孔中的功能层211及沟道层212；在一些实施例中，沟道层212可以由非结晶、多结晶、或单晶硅制成。功能层211包括依次层叠设置在沟道孔内的阻隔层、存储层和隧穿绝缘层。阻隔层可以由氧化硅、氮化硅、高绝缘常数绝缘材料或者其组合制成。存储层可以由氮化硅、氮氧化硅、硅或以上材料的组合制成。隧穿绝缘层可以由氧化硅、氮化硅或者其组合制成。

在一些可选地实施例中，功能层211的侧壁设置有缺口213，沟道层212暴露在缺口213处的部分连接有外延层214，外延层214穿过缺口213与基底100连接。外延层214可以由半导体材料构成，例如但不限于，硅、锗等。外延层214可以连接沟道层212和基底100，从而实现两者的电连接。

外部结构300连接在堆栈结构200的外围边缘，外部结构300的底面与基底100连接。例如，外部结构300可以环绕堆栈结构200的侧面边缘，即外部结构300和基底100围成的空间区域内设置有堆栈结构200。又例如，外部结构300可以设置在堆栈结构200沿平行于基底100方向的一侧，或者位于其沿平行于基底100方向相对应的两侧，或者外部结构300可以设置在堆栈结构200的中间，例如外部结构300可以将堆栈结构200分成两等分。

外部结构300可以由绝缘材料制成，包括但不限于氧化硅、氮化硅、氮氧化硅或以上材料的组合。

外部结构300设置有第二通孔，第二通孔可以贯穿外部结构300，例如其可以沿垂直基底100的方向延伸，第二通孔内可以设置有导电材料，从而构成贯穿外部结构300的导电触点310。其中，导电材料包括但不限于钨、钴、铜、铝、掺杂硅和/或硅化物。

在一些实施例中，外部结构300中除了设置导电触点310，还可以设置有其他导电线，例如设置有三维存储器与其他外部芯片或主板连接的外部接口。

另外，基底100背离堆栈结构200的一侧设置有沿平行基底100延伸的导电体400，导电体400由导电材料制成，其可以设置在平行于基底100的平面内，延伸方向可以为直线、曲线或者折线段等。当然，导电体400和基底100之间可以具有绝缘介质层，以防止导电体400和基底100之间直接接触而产生电连接。

导电体400的一端具有贯穿基底100的第一导电部410，第一导电部410与导电触点310电连接；可以理解，基底100中设置有第一导电孔121，第一导电孔121贯穿基底100，导电触点310可以暴露在第一导电孔121中，第一导电部410可以设置在第一导电孔121中，且其背离导电体400的一端与导电触点310相接触。

本实施例中，通过第一导电部410可以将导电触点310与导电体400电连接。可选地，第一导电部410与基底100之间设置有第二绝缘层120，第二绝缘层120也可以由绝缘材料制成。

导电体400的另一端具有第二导电部420，第二导电部420嵌入与堆栈结构200相对应的基底100中。可选地，基底100中设置有第二导电孔111，第二导电孔111内设置有第二导电部420，第二导电部420在基底100表面的正投影位于堆栈结构200中核心区在基底100上的正投影之内，第二导电部420可以与基底100电连接，进而与沟道结构200电连接。例如，第二导电部420的部分侧面可以直接与基底100接触，从而实现两者的电连接。另外，为了使得第二导电部420与基底100连接，基底100可以具有掺杂。

本实施例提供的三维存储器，通过在基底100的背面设置导电体400，导电体400两端连接第一导电部410和第二导电部420，第一导电部410与外部结构300中的导电触点310电连接，第二导电部420能够与沟道层212电连接，从而将经过沟道层的电流传输到外部结构中，并通过外部结构的导电触点310引出，从而可以取消相关技术中电流从堆栈结构中设置的背离基底方向的公共源极触点中引出，将相关技术中由公共源极触点中引出的电流，转变为经由基底100的背面引出至外部结构，并由外部结构中引出，避免了电流经过设置有多个导电层250的堆栈结构，从而避免相关技术中公共源极触点与栅极层之间的耦合电容和击穿现象，提高三维存储器的读取及擦除速率。并且，由于无需在堆栈结构200中设置公共源极触点，可以相应提升核心区内沟道结构210的数量和面积，实验证明至少提升1％。

在一个可选地实施例中，堆栈结构200还设置有贯穿堆栈结构200的第一结构孔220，第一结构孔220内设置有绝缘填充物230，第二导电部420背离导电体400的表面与绝缘填充物230接触。

图2为本发明实施例中三维存储器的截面示意图，该截面可以为图1中外围器件结构500与外部结构300之间的截面，参考图2，三维存储器第一结构孔220的数量可以为一个或者多个，其形状也可以有多种，例如第一结构孔220可以横纵交错的多个长条状孔，多个长条状孔可以相互连通。第一结构孔220中可以设置有绝缘填充物230，绝缘填充物230包括但不限于氧化硅、氮化硅、氮氧化硅、多晶硅或以上材料的组合等。

可选地，绝缘填充物230可以为氧化物，相比相关技术中公共源极触点内部填充的多晶硅和钨，氧化物的强度更高，从而可以对三维存储器起到支撑作用，提高三维存储器的结构强度。

作为第二导电部420的可选实施方式，第二导电部420包括与导电体400连接的第一导电段421，以及与第一导电段421连接的第二导电段422。第一导电段421和第二导电段422可以沿背离导电体400的方向依次设置。

第一导电段421与基底100之间设置有第一绝缘层110，可选地，第一导电段421可以为圆柱结构，其侧表面和基底100之间设置有第一绝缘层110，即第一导电段421和基底100之间无直接接触电连接。

第二导电段422可以沿平行于基底100的方向凸出于第一绝缘层110，例如，第二导电段422可以为圆柱结构，其与第一导电段421可以同轴，且其横截面面积可以大于第一导电段421的横截面面积。

基底100具有围绕在第一绝缘层110外的掺杂区域130，该掺杂区域130可以为环绕在第一绝缘层110外的连续线状结构。第二导电段422凸出于第一绝缘层110的部分与掺杂区域130相接触；即第二导电部420与基底100的电连接可以依靠第二导电段422与基底100中掺杂区域130相接触实现。

例如，掺杂区域130可以具有两个孔段，第一孔段的横截面积与第一绝缘层110相同，从而容纳至少部分第一绝缘层110，第二孔段的横截面积与第二导电段422相同，从而容纳第二导电段422，且第二孔段的孔壁可以和第二导电段422的表面接触而导电。

又例如，掺杂区域130的外边缘沿平行于基底100的方向凸出于第二导电段422；且第二导电段422背离绝缘填充物230的表面与掺杂区域130靠近绝缘填充物230的表面接触。即掺杂区域130为等截面区域，其内表面贴合在第一绝缘层110的外表面上，掺杂区域130靠近绝缘填充物230的第一端面与第一导电段421朝向第二导电段422的端面齐平，第二导电段422凸出于第一绝缘层110的部分与掺杂区域130的第一端面接触。

上述方式均可以实现第二导电段422和掺杂区域130的电连接，具体可以根据实际需求进行选择。其中，第一绝缘层110的材质可以参考绝缘层240。

在一些可选地实施例中，掺杂区域130与第二导电段422相接触的区域形成掺杂部140。

其中，第二导电段422可以由氮化钛或钛构成，掺杂区域130可以由硅制成，形成第二导电段422时，第二导电段422的材质可以和掺杂区域130反应后形成钛和硅的多晶化合物，这部分区域可以为掺杂部140。

在上述实施例的基础上，堆栈结构200中与基底100相接触的一个绝缘层240具有与第一结构孔220连通的第一通孔241，该绝缘层位于第一通孔241周围的部分覆盖在掺杂区域130的表面，第二导电段422设置在第一通孔241内并与暴露在第一通孔241内的部分掺杂区域130接触。

可以理解，该与基底100相接触的绝缘层240可以朝着靠近第一结构孔220的方向延伸至与第二导电段422的侧面连接。同时，可覆盖部分掺杂区域130的表面。

在上述实施例的基础上，作为外延层214和堆栈结构200之间的一种位置关系，外延层214可以与一个导电层250对应，且位于基底100与该导电层250之间的部分绝缘层240延伸至外延层214与该导电层250之间。

可以理解，本实施例中的导电层250可以为堆栈结构200中最靠近基底100的一个导电层250，该导电层250可以环绕在外延层214外，且两者之间可以具有绝缘结构，该绝缘结构可以与位于该导电层250和基底100之间的绝缘层240连接为一体结构。

在一个可选地实施方式中，导电部250和绝缘层240之间设置有调节层260，调节层260可以为氧化铝层，其可以改善编程以及擦除的速率。

在与绝缘填充物230邻接的各导电层250和各绝缘层240中，调节层260延伸至导电层250与相邻两个绝缘层240之间、以及该导电层250朝向沟道结构210的侧面，即导电层250的顶面、底面以及其靠近沟道结构210的侧面都覆盖有调节层260，但是，导电层250靠近第一结构孔220的侧面可以不覆盖有调节层。第一结构孔220中的绝缘填充物230可以直接与导电层250的侧面接触。

并且相邻两个导电层250周围的调节层260相互连接，该连接位置可以位于绝缘层240靠近第一结构孔220的侧面，即堆栈结构200的绝缘层240和第一结构孔220中的绝缘填充物230可以依靠调节层260隔开。

可选地，在最靠近基底100的绝缘层240和导电层250之间的调节层260沿朝向第一结构孔220的方向凸出于与该调节层260相邻的导电层250和绝缘层240；且该调节层260的部分覆盖在第二导电段422背离基底100的表面上。

因此，该调节层260、该绝缘层240和掺杂区域130之间围成间隙，第二导电段422的部分位于间隙中，从而可以通过调节层260隔开第二导电段422和导电层250。

堆栈结构200以及外部结构300背离基底100的一侧还连接有外围器件结构500；外围器件结构500具有与导电触点310电连接的连接部。

可以理解，外围器件结构500可以包括多个晶体管，外围器件结构500除了设置有与导电触点310连接的连接部，还可以具有与堆栈结构200的阶梯区中各导电柱电连接的连接线。

请参考图27，本实施例还提供一种三维存储器制造方法，该制造方法可以起始于步骤S10，形成半导体结构。

步骤S10所形成的半导体结构包括：基底100以及设置于基底100上的堆栈结构200及外部结构300，外部结构300连接在堆栈结构200的外围边缘；且堆栈结构200中设置有贯穿堆栈结构200的沟道结构210。其中，堆栈结构200和外部结构300的形成顺序可以根据实际情况确定，例如可以先形成堆栈结构200，然后在堆栈结构200外形成外部结构300，或者同时形成堆栈结构200和外部结构300。

在一个具体的实施例中，图28为本发明实施例中形成半导体结构的工艺流程框图；参考图28，步骤S10还可以具体包括以下步骤S11至步骤S16。

步骤S11，在基底100上形成堆栈结构200和外部结构300，堆栈结构200包括交替设置在基底100上的绝缘层240和过渡层270，且最靠近基底100的一个过渡层270构成牺牲层280。

其中，构成牺牲层280的材质跟构成其余过渡层270的材质可以不同，牺牲层280可以使用使用半导体材料制成，例如半导体材料包括但不限于，硅锗、锗、绝缘体上硅薄膜(SOI)。其余过渡层270可以由绝缘材料制成，绝缘材料包括但不限于氧化硅、氮化硅、氮氧化硅或以上材料的组合。可选地，绝缘层240可以由氧化硅构成，其余过渡层270可以由氮化硅构成，牺牲层280可以由硅构成。

步骤S11又可以具体包括：先在基底100上形成绝缘层240；然后在绝缘层240上形成牺牲层280；接着在牺牲层280上交替形成绝缘层240和除牺牲层280之外的其余过渡层270，以形成堆栈结构200；最后在形成的堆栈结构200的外围形成外部结构300。

其中，步骤S11中，绝缘层240和过渡层270、外部结构300的形成方法包括但不限于化学气相沉积法(CVD)、物理气相沉积法(PVD)、或原子层沉积法(ALD)。

步骤S11形成堆栈结构200和外部结构300之后，可以继续执行步骤S12，在堆栈结构200中形成延伸至基底100的沟道结构210，沟道结构210包括依次设置在沟道孔中的功能层211和沟道层212。

该步骤S12可以包括先在堆栈结构200上形成沟道孔，沟道孔可以贯穿堆栈结构200，且孔底可以停止于基底100中。形成沟道孔的方法可以为光刻、干法/湿法刻蚀或机械加工方法等中的一种或多种组合加工而成。

然后可以在沟道孔内依次堆叠形成功能层211及沟道层212。形成功能层211可以具体包括在沟道孔240内依次堆叠形成阻隔层、存储层和隧穿绝缘层；然后，在隧穿绝缘层上堆叠形成沟道层212。

可以理解的是，在一些实施例中，功能层211是多个层的组合，包括但不限于阻隔层、存储层和隧穿绝缘层。可选地，隧穿绝缘层的构成材料可是绝缘材料，包括但不限于氧化硅、氮化硅、氮氧化硅或上述材料的组合。可选地，存储层包括的材料可以用于存储操作NAND的电荷。存储层的构成材料包括但不限于氮化硅、氮氧化硅、或氧化硅和氮化硅的组合、或上述材料的组合。可选地，阻隔层也可以为绝缘材料层，例如一个氧化硅层或一个包含氧化硅/氮化硅/氧化硅(ONO)的复合层。进一步地，阻隔层可以包括一个高K介电层(例如氧化铝)。另外，功能层211和沟道层212可以采用化学气相沉积法(CVD)、物理气相沉积法(PVD)、或原子层沉积法(ALD)和其他合适的方法制备而成。

步骤S12形成沟道结构210后，可以参考图3，执行步骤S13在堆栈结构200上形成第一结构孔220，第一结构孔220贯穿堆栈结构200，并延伸至牺牲层280中。第一结构孔220可以是沿平行于基底100方向延伸的长条状结构。

其中，第一结构孔220的形成方法可以为光刻、干法/湿法刻蚀或机械加工方法等中的一种或多种组合加工而成。

形成第一结构孔220后，可以执行步骤S14去除牺牲层280、与牺牲层280对应的部分功能层211以及过渡层270；并在去除牺牲层280和部分功能层211后暴露的沟道层212上形成外延层214。

图29为本发明实施例中去除牺牲层、部分功能层以及过渡层，并形成外延层的工艺流程框图；参考图29，在一些可选地实施例中，步骤S14具体可以包括步骤S1401至步骤S1404。

参考图4，步骤S1401之前可以现在第一结构孔220中形成中间层290，中间层可以覆盖在第一结构孔220的侧面和底部，并可以覆盖在堆栈结构200和外部结构300的表面。中间层290可以是氮化硅层或者氧化硅和氮化硅的叠层结构，当其为叠层结构时，最先形成的可以是氮化硅层。中间层290可以通过化学气相沉积法(CVD)、物理气相沉积法(PVD)、或原子层沉积法(ALD)和其他合适的方法制备而成。

参考图5，形成中间层290后，可以去除位于第一结构孔220底部的中间层290以及覆盖在堆栈结构200和外部结构300表面的中间层290，使得第一结构孔220的底部可以位于牺牲层280中。该步骤可以通过光刻、干法/湿法刻蚀或机械加工方法等中的一种或多种组合加工而成。

接着可以执行步骤S1401，参考图6，步骤S1401可以包括先去除牺牲层280；接着参考图7，去除位于牺牲层280中的功能层211，以在功能层211上形成缺口213，部分沟道层212暴露于缺口213内，并且步骤S1401还可以去除基底100表面的至少部分绝缘层240。

可以理解，该步骤可以去除位于沟道结构210周围的部分绝缘层240，或者去除位于原牺牲层280和基底100之间的绝缘层240。

参考图8，继续执行步骤S1402，在暴露于缺口213处的沟道层212上形成外延层214，外延层214伸出缺口213外，并与基底100连接。

其中，外延层214可以可以采用外延工艺形成，外延工艺可以在具有硅基底100的位置上向外生长硅，由于步骤40形成的牺牲间隙暴露出了至少部分基底100和沟道层212，因此，外延层214可以由沟道层212向外生长而成，外延层214的底面可以与基底100接触。

继续参考图8，步骤S1402形成外延层214之后还可以继续执行步骤S1403。

步骤S1403包括在外延层214背离沟道层212的表面以及基底100的表面重新形成绝缘层240；该步骤中形成的绝缘层240可以依靠化学气相沉积法(CVD)、物理气相沉积法(PVD)、或原子层沉积法(ALD)和其他合适的方法制备而成。

参考图9，最后可以执行步骤S1404，去除除牺牲层280外的其余过渡层250。同时，图5中形成的中间层可以起到保护作用，该中间层可以在图6-图9的工艺步骤中被消耗去除。步骤S1404最后在相邻两个绝缘层240之间、以及绝缘层240和基底100之间形成空腔。

以上是步骤S14的一种可选实施方式，请参考图10，步骤S14之后可以继续执行步骤S15在基底100中形成掺杂区域130。掺杂区域130可以采用离子注入等方式形成。该掺杂区域130可以位于第一结构孔220孔底的基底100内部。

形成掺杂区域130后，可以执行步骤S16，在每相邻的两个绝缘层240之间依次形成调节层260和导电层250，并在第一结构孔220内形成绝缘填充物230，且至少部分调节层260位于绝缘填充物230与掺杂区域130之间。

图30为本发明实施例中形成调节层、导电层和绝缘填充物的工艺流程框图；参考图30，在一个可选地实施例中，步骤S16还可以包括：步骤S1601至步骤S1604。

参考图11，步骤S1601包括：去除掺杂区域130表面的绝缘层240，以在绝缘层240上形成第一通孔241。可以理解，步骤S1601可以通过光刻、干法/湿法刻蚀或机械加工方法等中的一种或多种组合方式在绝缘层240上形成第一通孔241，掺杂区域130的表面可以至少部分暴露在第一通孔241的底部。

参考图12，步骤S1602包括：在去除其余过渡层270和去除牺牲层280所形成的空腔内依次层叠形成调节层260和导电层250。

其中，调节层260可以是氧化铝层，其可以调节擦除和编程速率。并且由于步骤S1602中在绝缘层240上形成第一通孔241，因此，本步骤中形成的调节层260中的部分位于第一通孔241内。

导电层250可以形成在调节层260上，可选地，导电层250可以包括功函数调节层以及金属层，功函数调节层可以为氮化钛层，其可以形成在调节层260的表面，金属层可以为钨等材质构成，其可以形成并填充在去除包含牺牲层280的所有过渡层270所形成的空腔中。功函数调节层可以抑制背遂川电流的产生，避免擦除饱和以及擦除不干净的现象。

另外，调节层260和导电层250可以通过化学气相沉积法(CVD)、物理气相沉积法(PVD)、或原子层沉积法(ALD)和其他合适的方法制备而成。

继续参考图12，由于步骤S1602所形成的导电层250也会存在部分位于第一结构孔220的侧面和底面，因此，需要通过步骤S1603来去除。步骤S1603包括：去除暴露在第一结构孔220内的部分导电层250，以使调节层260沿朝向第一结构孔220的方向凸出于导电层250，且位于第一通孔241内的部分调节层260暴露于第一结构孔220的孔底。

其中，去除的导电层250可以是通过光刻、干法/湿法刻蚀或机械加工方法等中的一种或多种组合方式而成，且被去除的导电层250位于第一结构孔220的侧面和底面；去除第一结构孔220侧面的导电层250时，可以留下调节层260，并将导电层250构成第一结构孔220孔壁的部分沿背离第一结构孔220的方向多刻蚀一些，从而使得第一结构孔220的侧面形成凹凸结构。

而去除第一结构孔220底面的导电层250可以暴露出位于第一通孔241内的调节层260。

参考图13，可以继续执行步骤S1604，在第一结构孔220内形成绝缘填充物230。绝缘填充物230可以包括氧化物等，其可以充满整个第一结构孔220。

综上，经过步骤S1604之后，可以形成步骤S10中的半导体结构，之后可以执行步骤20，在外部结构300中形成导电触点310，导电触点310贯穿外部结构300。

参考图14，步骤S20具体可以包括：先在外部结构300中形成贯穿外部结构300的第二通孔；接着可以通过沉积等工艺在第二通孔中形成导电触点310。

另外，步骤S20同时还可以在堆栈结构200的阶梯区上形成多个导电柱，每个导电柱可以与一个导电层250连接，从而可以为导电层250供电。

步骤S20之后，可以执行步骤40，将半导体结构倒装在外围器件500结构上，且堆栈结构200以及外部结构300背离基底100的一侧和外围器件结构500连接，外围器件结构500具有与导电触点310电连接的连接部。

其中，外围器件结构500可以在步骤S40前形成，其可以包括多个晶体管以及多个能够与堆栈结构200中的沟道层212、导电层250连接的导电结构，且导电结构还可以包括用于与导电触点310电连接的连接部。

可选地，本步骤可以将步骤20形成的结构倒置，并外围器件结构500内各导电结构与其所要连接的结构对准，然后将两者结合在一起形成图15中的结构。

步骤40之后可以执行步骤S30，在基底100背离堆栈结构200的一侧形成导电体400，导电体400的一端具有贯穿基底100的第一导电部410，第一导电部410与导电触点310电连接；导电体400的另一端具有第二导电部420，第二导电部420嵌入与堆栈结构200相对应的基底100中，并与沟道结构210电连接，导电体400可以平行于基底100。

其中，第一导电部410、第二导电部420和导电体400可以同时形成，也可以分开形成。

图31为本发明实施例中形成导电体、第一导电部和第二导电部的工艺流程框图。参考图31，在一些可选地实施例中，步骤S30具体可以包括：步骤S31至步骤S34。

在某些实施方式中，在步骤S31之前可以先从基底100背离堆栈结构200的背面去除部分基底100，如图16所示，从而减小基底100的厚度。接着可以参考图17，继续在基底100的背面形成一层绝缘介质层150，例如氧化物层。

参考图18，可以继续执行步骤S31，在基底100背离堆栈结构200的表面形成第一导电孔121和第二导电孔111，第一导电孔121贯穿基底100，导电触点310暴露在第一导电孔121中，第二导电孔111贯穿掺杂区域130，以暴露位于第一通孔241内的部分调节层260。

第一导电孔121的轴线可以与导电触点的对齐，第二导电孔111的轴线可以与掺杂区域130对齐，第二导电孔111的横截面积可以小于掺杂区域的横截面积。另外，本步骤可以通过光刻、干法/湿法刻蚀或机械加工方法等中的一种或多种组合方式形成的第一导电孔121和第二导电孔111，且两者还可以分别贯穿绝缘介质层150。

当然，在其他实施例中，第一导电孔121和第二导电孔111可以分开形成。

步骤S31之后，参考图19，可以去除位于第一导电孔121和第二导电孔111之间的部分绝缘介质层150，使得该部分绝缘介质层150的厚度小于其他位置。

然后，可以执行步骤S32，在第二导电孔111的侧壁形成第一绝缘层110，并在第一导电孔121的孔壁形成第二绝缘层120。

参考图20，步骤S32可以包括先在绝缘介质层150的表面以及第一导电孔121和第二导电孔111内沉积一层绝缘材料层160；然后参考图21，去除绝缘介质层150表面的以及第一导电孔121和第二导电孔111底面的绝缘材料，使得形成的绝缘材料仅位于第一导电孔121和第二导电孔111的侧面。且位于第一导电孔121内的绝缘材料构成第二绝缘层120，位于第二导电孔111内的绝缘材料构成第一绝缘层110。

参考图21，步骤S32中可以暴露出位于第二导电孔121底部的调节层260。接着参考图22，继续执行步骤S33，去除调节层260位于第一通孔241中的部分，使得第一通孔241的孔壁由绝缘层240构成。该步骤可以通过光刻、干法/湿法刻蚀或机械加工方法等中的一种或多种组合方式加工。

然后可以执行步骤S34，在第一导电孔121和第二导电孔111之内分别形成第一导电部410和第二导电部420，以及在第一导电部410和第二导电部420之间形成导电体400。可选地，本步骤可以包括在第一导电孔和第二导电孔之内、以及在第一导电部和第二导电部之间沉积钛或氮化钛，掺杂区域130与钛或氮化钛接触的区域形成掺杂部140。

可以理解，本步骤中，第一导电部410、导电体400和第二导电部420可以分开形成，也可以同时形成。

图23-图26提供了一种形成第一导电部410、导电体400和第二导电部420的方式，参考图23，可以先在第一导电孔121和第二导电孔111以及绝缘介质层150的表面形成一层第一导体层170，该第一导体层170可以为钛或氮化钛。氮化钛和掺杂区域130相结合形成硅和钛的多晶化合物，该物质可以构成掺杂部140。

参考图24，然后可以在第一导电孔121和第二导电孔111内填充导体材料，该导体材料可以覆盖在整个第一导体层170上，形成第二导体层180。第一导电孔121内的第一导体层170和第二导体层180可以构成第一导电部410；第二导电孔111内的第一导体层170和第二导体层180可以构成第二导电部420。

参考图25，接着可以去除第一导电孔121和第二导电孔111外的部分第一导体层170和第二导体层180，仅保留能够使第一导电部410和第二导电部420电连接的部分第一导体层170和第二导体层180。去除第一导体层170和第二导体层180的位置暴露绝缘介质层150，使得整个结构的表面平整。

参考图26，最后可以在图25形成的结构表面形成一层第二绝缘材料层190，当外部结构300中形成有其他导电线时，还可以在图26沉积形成的绝缘材料上形成贯穿基底100的外部接口。

以上是步骤S30的具体过程阐述，可以理解，本实施例中步骤S40的顺序可以位于步骤S20和步骤S30间，在一些其他实施例中步骤S40也可以位于步骤S30后，即可以先形成导电体400、第一导电部410和第二导电部420，再将形成的结构与外围部件结构500连接。

综上，本实施例提供的三维存储器制造方法，可以制成上述三维存储器，且相比相关技术中通过在堆栈结构中设置公共源极触点的方式，可以减少栅极缝刻蚀的工艺步骤，工艺简单。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (20)

1.一种三维存储器，其特征在于，包括：基底以及设置于基底上的堆栈结构及外部结构；

所述外部结构连接在所述堆栈结构的外围边缘，且所述外部结构设置有贯穿所述外部结构的导电触点；

所述堆栈结构中设置有贯穿所述堆栈结构的沟道结构；

所述基底背离所述堆栈结构的一侧设置有平行所述基底延伸的导电体，所述导电体的一端具有贯穿所述基底的第一导电部，所述第一导电部与所述导电触点电连接；所述导电体的另一端具有第二导电部，所述第二导电部嵌入与所述堆栈结构相对应的所述基底中，并与所述沟道结构电连接。

2.根据权利要求1所述的三维存储器，其特征在于，所述堆栈结构还设置有贯穿所述堆栈结构的第一结构孔，所述第一结构孔内设置有绝缘填充物，所述第二导电部背离所述导电体的表面与所述绝缘填充物接触。

3.根据权利要求2所述的三维存储器，其特征在于，

所述第二导电部包括与所述导电体连接的第一导电段，以及与所述第一导电段连接的第二导电段，所述第一导电段与所述基底之间设置有第一绝缘层；

所述基底具有围绕在所述第一绝缘层外的掺杂区域；

所述第二导电段沿平行于所述基底的方向凸出于所述第一绝缘层，且所述第二导电段凸出于所述第一绝缘层的部分与所述掺杂区域接触；

所述第一导电部与所述基底之间设置有第二绝缘层。

4.根据权利要求3所述的三维存储器，其特征在于，所述掺杂区域与所述第二导电段相接触的区域形成掺杂部。

5.根据权利要求3所述的三维存储器，其特征在于，

所述掺杂区域的外边缘沿平行于所述基底的方向凸出于所述第二导电段；

且所述第二导电段背离所述绝缘填充物的表面与所述掺杂区域靠近所述绝缘填充物的表面接触。

6.根据权利要求5所述的三维存储器，其特征在于，所述堆栈结构包括交替层叠设置在所述基底上的绝缘层和导电层；且与所述基底相接触的所述绝缘层具有与第一结构孔连通的第一通孔，该绝缘层位于所述第一通孔周围的部分覆盖在所述掺杂区域的表面，所述第二导电段设置在所述第一通孔内并与暴露在所述第一通孔内的部分所述掺杂区域接触。

7.根据权利要求6所述的三维存储器，其特征在于，

所述堆栈结构具有贯穿所述堆栈结构并延伸到所述基底中的沟道孔，所述沟道结构包括由外向内依次设置在所述沟道孔中的功能层和沟道层；

所述功能层的侧壁设置有缺口，所述沟道层暴露在所述缺口处的部分连接有外延层，所述外延层穿过所述缺口与所述基底连接。

8.根据权利要求7所述的三维存储器，其特征在于，

所述外延层与一个所述导电层对应，且位于所述基底与该导电层之间的部分所述绝缘层延伸至所述外延层与该导电层之间。

9.根据权利要求6所述的三维存储器，其特征在于，所述导电部和所述绝缘层之间设置有调节层，且在与所述绝缘填充物邻接的各所述导电层和各所述绝缘层中，所述调节层延伸至所述导电层与相邻两个所述绝缘层之间、以及该导电层朝向所述沟道结构的侧面，且相邻两个所述导电层周围的所述调节层相互连接。

10.根据权利要求9所述的三维存储器，其特征在于，在最靠近所述基底的所述绝缘层和所述导电层之间的所述调节层沿朝向所述第一结构孔的方向凸出于与该调节层相邻的所述导电层和所述绝缘层；且该调节层的部分覆盖在所述第二导电段背离所述基底的表面上。

11.根据权利要求1-10任一项所述的三维存储器，其特征在于，所述堆栈结构以及所述外部结构背离所述基底的一侧还连接有外围器件结构；所述外围器件结构具有与所述导电触点电连接的连接部。

12.一种三维存储器制造方法，其特征在于，包括：

形成半导体结构，所述半导体结构包括：基底以及设置于所述基底上的堆栈结构及外部结构，所述外部结构连接在所述堆栈结构的外围边缘；且所述堆栈结构中设置有贯穿所述堆栈结构的沟道结构；

在所述外部结构中形成导电触点，所述导电触点贯穿所述外部结构；

在所述基底背离所述堆栈结构的一侧形成导电体，所述导电体的一端具有贯穿所述基底的第一导电部，所述第一导电部与所述导电触点电连接；所述导电体的另一端具有第二导电部，所述第二导电部嵌入与所述堆栈结构相对应的所述基底中，并与所述沟道结构电连接。

13.根据权利要求12所述的三维存储器制造方法，其特征在于，形成半导体结构的步骤包括：

在所述基底上形成所述堆栈结构和所述外部结构，所述堆栈结构包括交替设置在所述基底上的绝缘层和过渡层，且最靠近所述基底的一个所述过渡层构成牺牲层；

在所述堆栈结构中形成延伸至所述基底的所述沟道结构，所述沟道结构包括依次设置在所述沟道孔中的功能层和沟道层；

在所述堆栈结构上形成第一结构孔，所述第一结构孔贯穿所述堆栈结构，并延伸至所述牺牲层中；

去除牺牲层、与所述牺牲层对应的部分所述功能层以及所述过渡层；并在去除所述牺牲层和部分所述功能层后暴露的所述沟道层上形成外延层；

在所述基底中形成掺杂区域；

在每相邻的两个所述绝缘层之间依次形成调节层和导电层，并在所述第一结构孔内形成绝缘填充物，且至少部分所述调节层位于所述绝缘填充物与所述掺杂区域之间。

14.根据权利要求13所述的三维存储器制造方法，其特征在于，在所述基底上形成堆栈结构和所述外部结构的步骤包括：

在基底上形成绝缘层；

在所述绝缘层上形成牺牲层；

在所述牺牲层上交替形成绝缘层和除所述牺牲层之外的其余所述过渡层，以形成所述堆栈结构；

在所述堆栈结构的外围形成所述外部结构。

15.根据权利要求14所述的三维存储器制造方法，其特征在于，去除牺牲层、与所述牺牲层对应的部分所述功能层以及所述过渡层；并在去除所述牺牲层和部分所述功能层后暴露的所述沟道层上形成外延层的步骤包括：

去除所述牺牲层、位于所述牺牲层中的功能层以及所述基底表面的至少部分绝缘层，以在所述功能层上形成缺口，部分所述沟道层暴露于所述缺口内；

在暴露于所述缺口处的所述沟道层上形成外延层，所述外延层伸出所述缺口外，并与所述基底连接；

在所述外延层背离所述沟道层的表面以及所述基底的表面重新形成所述绝缘层；

去除除所述牺牲层外的其余所述过渡层。

16.根据权利要求15所述的三维存储器制造方法，其特征在于，在每相邻的两个所述绝缘层之间依次形成调节层和导电层，并在所述第一结构孔内形成绝缘填充物的步骤包括：

去除所述掺杂区域表面的所述绝缘层，以在所述绝缘层上形成第一通孔；

在去除其余所述过渡层和去除所述牺牲层所形成的空腔内依次层叠形成所述调节层和所述导电层，且部分所述调节层位于所述第一通孔内；

去除暴露在所述第一结构孔内的部分所述导电层，以使所述调节层沿朝向所述第一结构孔的方向凸出于所述导电层，且位于所述第一通孔内的部分所述调节层暴露于所述第一结构孔的孔底；

在所述第一结构孔内形成所述绝缘填充物。

17.根据权利要求16所述的三维存储器制造方法，其特征在于，在所述基底背离所述堆栈结构的一侧形成导电体的步骤包括：

在所述基底背离所述堆栈结构的表面形成第一导电孔和第二导电孔，所述第一导电孔贯穿所述基底，所述导电触点暴露在所述第一导电孔中，所述第二导电孔贯穿所述掺杂区域，以暴露位于所述第一通孔内的部分所述调节层；

在所述第二导电孔的侧壁形成第一绝缘层，并在所述第一导电孔的侧壁形成第二绝缘层；

去除所述调节层位于所述第一通孔中的部分；

在所述第一导电孔和所述第二导电孔之内分别形成第一导电部和所述第二导电部，以及在所述第一导电部和所述第二导电部之间形成所述导电体。

18.根据权利要求17所述的三维存储器制造方法，其特征在于，

在所述第一导电孔和所述第二导电孔之内分别形成第一导电部和所述第二导电部，以及在所述第一导电部和所述第二导电部之间形成所述导电体，还包括：

在所述第一导电孔和所述第二导电孔之内、以及在所述第一导电部和所述第二导电部之间沉积钛或氮化钛，所述掺杂区域与所述钛或氮化钛接触的区域形成掺杂部。

19.根据权利要求12-18任一项所述的三维存储器制造方法，其特征在于，在所述外部结构中形成导电触点的步骤包括：

在所述外部结构中形成贯穿所述外部结构的第二通孔；

在所述第二通孔中形成所述导电触点。

20.根据权利要求12-18任一项所述的三维存储器制造方法，其特征在于，在所述外部结构中形成导电触点的步骤之后，且在所述基底背离所述堆栈结构的一侧形成导电体的步骤之前，还包括：

将所述半导体结构倒装在外围器件结构上，且所述堆栈结构以及所述外部结构背离所述基底的一侧和外围器件结构连接，所述外围器件结构具有与所述导电触点电连接的连接部。

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