CN110349966A - 3d存储器件的制造方法及3d存储器件 - Google Patents

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Abstract

本申请公开了一种3D存储器件的制造方法及3D存储器件。该3D存储器件的制造方法包括：在衬底上方形成栅叠层结构，栅叠层结构包括交替堆叠的多个栅极导体层和多个层间绝缘层；形成贯穿栅叠层结构的多个沟道柱；形成依次覆盖于栅叠层结构表面的牺牲层和第一介质层；形成贯穿牺牲层和第一介质层的至少一个第一开口；经由第一开口蚀刻牺牲层的侧壁，以在牺牲层中形成与至少一个沟道柱对应的空腔；以及在空腔中形成至少一个导电结构，每个导电结构与相应的沟道柱相接触。该制造方法通过控制蚀刻时间来控制空腔的深度，从而控制导电结构的横向深度，降低了对蚀刻工艺的精度要求，提高了3D存储器件的良率和可靠性。

Description

3D存储器件的制造方法及3D存储器件
技术领域
本发明涉及存储器技术领域，更具体地，涉及一种3D存储器件的制造方法及3D存储器件。
背景技术
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比， NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND 结构的3D存储器件获得了广泛的应用。
在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用大量金属布线提供晶体管与外部电路的电连接。随着金属布线密度的增加，形成金属布线的工艺精度要求越来越高，且使得3D存储器件的良率和可靠性下降。期望进一步改进3D存储器件的制造方法及3D存储器件，以提高3D存储器件的良率和可靠性。
发明内容
鉴于上述问题，本发明的目的在于提供一种3D存储器件的制造方法及3D存储器件，其中，在牺牲层中形成空腔，在空腔中形成导电结构，通过控制蚀刻时间来控制空腔的深度，从而控制导电结构的横向深度，降低了对蚀刻工艺的精度要求。
根据本发明的一方面，提供一种3D存储器件的制造方法，包括：在衬底上方形成栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体层和多个层间绝缘层；形成贯穿所述栅叠层结构的多个沟道柱；形成依次覆盖于所述栅叠层结构表面的牺牲层和第一介质层；形成贯穿所述牺牲层和所述第一介质层的至少一个第一开口；经由所述第一开口蚀刻所述牺牲层的侧壁，以在所述牺牲层中形成与至少一个所述沟道柱对应的空腔；以及在所述空腔中形成至少一个导电结构，每个所述导电结构与相应的所述沟道柱相接触。
优选地，所述至少一个导电结构包括第一导电结构和第二导电结构，形成所述至少一个导电结构的方法包括：沉积第一导电材料，每个所述空腔的至少部分被所述第一导电材料填充；经所述第一开口去除位于所述空腔内的部分所述第一导电材料，所述空腔内被保留的所述第一导电材料形成相互分开的所述第一导电结构和所述第二导电结构。
优选地，在形成所述第一导电结构和所述第二导电结构之后，进行第一次平坦化处理，所述第一次平坦化处理停止于所述牺牲层。
优选地，在沉积所述第一导电材料的步骤中，所述第一介质层的暴露表面被所述第一导电材料覆盖，在经所述第一开口去除位于所述空腔内的部分所述第一导电材料的步骤包括：通过各向异性刻蚀工艺，去除覆盖于所述第一介质层表面的所述第一导电材料以及所述空腔内未被所述第一介质层遮挡的所述第一导电材料。
优选地，在所述第一次平坦化处理之后形成第二介质层，所述第二介质层覆盖所述牺牲层、所述第一导电结构和所述第二导电结构，并隔离所述第一导电结构和所述第二导电结构。
优选地，所述至少一个导电结构还包括第三导电结构，形成所述至少一个导电结构的方法还包括：沉积第二导电材料，以在第二开口内形成所述第三导电结构，所述第二开口贯穿所述第二介质层且位于所述第一导电结构和所述第二导电结构之间，所述第三导电结构经所述第二介质层与所述第一导电结构和所述第二导电结构隔离；以及进行第二次平坦化处理，所述第二次平坦化处理停止于所述牺牲层。
优选地，形成所述第二介质层的步骤包括：利用掩膜形成具有所述第二开口的所述第二介质层，或利用刻蚀工艺去除部分覆盖在所述栅叠层结构表面的所述第二介质层以形成所述第二开口。
优选地，还包括：在所述第二次平坦化处理之后形成第三介质层，所述第三介质层覆盖所述牺牲层、所述多个导电结构和所述第二介质层。
根据本发明的第二方面，提供一种3D存储器件，包括：衬底；位于所述衬底上方的栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体层和多个层间绝缘层；多个沟道柱，贯穿所述栅叠层结构；牺牲层，覆盖于所述栅叠层结构的表面，所述牺牲层具有多个导电结构；以及介质层，覆盖所述牺牲层和所述多个导电结构，使得每个所述开口中的不同导电结构彼此隔离。
优选地，所述导电结构与所述多个沟道柱对应接触。
本发明提供的3D存储器件的制造方法及3D存储器件，在牺牲层中蚀刻形成与沟道柱对应的空腔，并在空腔中填充导电材料以形成导电结构，该方法通过控制蚀刻时间来控制导电结构的横向深度，降低了对蚀刻工艺的精度要求，提高了3D存储器件的良率和可靠性。
进一步地，该3D存储器件的制造方法先形成第一导电结构和第二导电结构，后形成第三导电结构，降低了形成第三导电结构时所需的掩膜的图案密度，进一步降低了对蚀刻工艺的精度要求，提高了3D存储器件的良率和可靠性。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1a和1b分别示出3D存储器件的存储单元串的等效电路图和结构示意图。
图2示出根据本发明实施例的3D存储器件的透视图。
图3a至3c示出根据现有技术的3D存储器件制造方法的各个阶段的截面图。
图4a至4h示出根据本发明第一实施例的3D存储器件制造方法的各个阶段的截面图。
图5a至5e示出根据本发明第二实施例的3D存储器件的制造方法的各个阶段的截面图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用大量金属布线提供晶体管与外部电路的电连接。随着金属布线密度的增加，形成金属布线的工艺精度要求越来越高，在金属布线密度过高时，需要采用双重成像(doublepatterning)技术才能满足工艺要求，这不仅加大了工艺的难度和复杂度，也使得3D 存储器件的良率和可靠性的下降。
本申请的发明人注意到上述影响3D存储器件的良率和可靠性的问题，因而提出进一步改进的3D存储器件及其制造方法。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
如图1a所示，存储单元串100的第一端连接至位线BL，第二端连接至源极线SL。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4、以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线SSL，第二选择晶体管Q2的栅极连接至地选择线GSL。存储晶体管M1至M4 的栅极分别连接至字线WL1至WL4的相应字线。
如图1b所示，存储单元串100的第一选择晶体管Q1和第二选择晶体管Q2分别包括栅极导体122和123，存储晶体管M1至M4分别包括栅极导体121。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，邻接的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱 110贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体121与沟道层111之间夹有隧穿介质层112、电荷存储层113和阻挡介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体122和123与沟道层111之间夹有阻挡介质层114，从而形成第一选择晶体管 Q1和第二选择晶体管Q2。
在该实施例中，沟道层111例如由掺杂多晶硅组成，隧穿介质层112 和阻挡介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体121、122和123由金属组成，例如钨。沟道层 111用于提供控选择晶体管和存储晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和存储晶体管的类型相同。例如，对于N型的选择晶体管和存储晶体管，沟道层111可以是N型掺杂的多晶硅。
在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部的叠层结构。
在该实施例中，第一选择晶体管Q1和第二选择晶体管Q2、存储晶体管M1至M4使用公共的沟道层111和阻挡介质层114。在沟道柱110 中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成第一选择晶体管Q1和第二选择晶体管Q2的半导体层和阻挡介质层以及存储晶体管M1至M4的半导体层和阻挡介质层。
在写入操作中，存储单元串100利用FN隧穿效率将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，地选择线GSL偏置到大约零伏电压，使得对应于地选择线GSL的选择晶体管Q2断开，串选择线SSL偏置到高电压VDD，使得对应于串选择线SSL的选择晶体管Q1导通。进一步地，位线BIT2 接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。
在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2 的导通状态，从而获得存储晶体管M2中存储的数据。
图2示出3D存储器件的透视图。为了清楚起见，在图2中未示出 3D存储器件中的各个绝缘层。
在该实施例中示出的3D存储器件200包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计64个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
在3D存储器件200中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体121、122和123。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，邻接的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构120。在图中未示出层间绝缘层。
沟道柱110的内部结构如图1b所示，在此不再进行详细说明。沟道柱110贯穿栅叠层结构120，并且排列成阵列，同一列的多个沟道柱110 的第一端共同连接至同一条位线(即位线BL1至BL4之一)，第二端共同连接至衬底101，第二端经由衬底100形成共源极连接。
第一选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)161 分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条串选择线(即串选择线SSL1至SSL4之一)。
存储晶体管M1和M4的栅极导体121分别连接至相应的字线。如果存储晶体管M1和M4的栅极导体121由栅线缝隙161分割成不同的栅线，则同一层面的栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条字线(即字线WL1至WL4之一)。
第二选择晶体管Q2的栅极导体连接成一体。如果第二选择晶体管 Q2的栅极导体123由栅线缝隙161分割成不同的栅线，则栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133 连接至同一条地选择线GSL。
图3a至3c示出根据现有技术的3D存储器件制造方法的各个阶段的截面图。
该方法开始于已经在半导体衬底101上形成栅叠层结构120的半导体结构，如图3a所示。
该栅叠层结构120包括交替堆叠的多个层间绝缘层108和多个栅极导体。在该实施例中，半导体衬底101例如是单晶硅衬底，层间绝缘层 108例如由氧化硅组成，栅极导体例如为金属层。
该半导体结构还包括依次覆盖于栅叠层结构120表面的牺牲层141 和介质层142，以及贯穿牺牲层141和介质层142的开口。在所述开口中将形成导体层，以至少提供沟道柱110与位线的电连接、栅极导体与字线的电连接。
如下文所述，栅叠层结构120中的多个栅极导体将进一步连接至字线，为了形成从栅极导体到达字线的导电通道，多个栅极导体例如图案化为台阶状，即，每个栅极导体的边缘部分相对于上方的牺牲层暴露以提供电连接区。在多个栅极导体的图案化步骤之后，可以采用绝缘层覆盖栅叠层结构120。在图3a中将多个栅极导体之间的层间绝缘层108和覆盖栅叠层结构120的绝缘层107整体示出。然而，本发明不限于此，可以采用多个独立的沉积步骤形成多个栅极导体之间及其上方的绝缘层。
该半导体结构还包括贯穿栅叠层结构120的多个沟道柱110和多个假沟道柱140，贯穿牺牲层141和介质层142的开口的位置与多个沟道柱110一一对应。多个沟道柱110的底部包括半导体层，半导体层延伸至衬底101。沟道柱110的具体结构如图1所示，在此不再赘述。沟道柱110的下端与半导体衬底101中的高压P阱103相接触。在最终的3D 存储器件中，沟道柱110的上端与位线相连接，从而形成有效的存储单元。
为了便于对3D存储器件中的存储单元进行编程操作，在半导体衬底101中形成多个阱区以及用于驱动选择晶体管和存储晶体管的CMOS 电路(未示出)。所述多个阱区例如包括深N阱102、位于深N阱102 中的高压P阱103、与高压P阱103相邻接的高压N阱105、位于高压 P阱103中的P+掺杂区104、位于高压N阱105中的N+掺杂区106。在该实施例中，高压P阱103作为沟道柱的公共源区，高压N阱105用于对公共源区的预充电，P+掺杂区104和N+掺杂区106分别作为接触区以减小接触电阻。该高压P阱103作为多个沟道柱的公共源区，因此位于栅叠层结构的下方。
进一步地，在开口中形成导电结构143，如图3b所示。
采用各向异性的蚀刻方法蚀刻牺牲层141和介质层142，以形成开口，开口贯穿牺牲层141和介质层142，且深度不超过栅叠层结构120 的表面。例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在栅叠层结构120 的表面处停止。形成开口之后，在开口中填充导电材料，以形成导电结构143。例如采用原子层沉积(Atomic Layer Deposition,ALD)，物理气相沉积(Physical VaporDeposition,PVD)或化学气相沉积(Chemical Vapor Deposition,CVD)，填充导电材料。
进一步地，对半导体结构的表面进行平坦化处理，并在平坦化处理之后的半导体结构的表面继续沉积介质层142。
形成导电结构143之后，去除位于介质层142表面的导电材料，使半导体结构的表面平坦化，例如采用化学机械抛光(Chemical Mechanical Polishing,CMP)，将介质层142作为化学机械抛光的停止层，对半导体结构的表面进行平坦化处理。
对半导体结构的表面进行平坦化处理之后，在半导体结构的表面继续沉积介质层142，使介质层142覆盖导电结构143的表面，以保护导电结构143，并防止漏电。例如采用原子层沉积，物理气相沉积或化学气相沉积，以形成介质层142。在最终的3D存储器件中，导电结构142 至少提供连接至沟道柱110的位线的互连层。
图4a至4h示出根据本发明第一实施例的3D存储器件制造方法的各个阶段的截面图。
该方法开始于已经在半导体衬底101上形成栅叠层结构120的半导体结构，如图4a所示。
该栅叠层结构120包括交替堆叠的多个层间绝缘层108和多个栅极导体。在该实施例中，半导体衬底101例如是单晶硅衬底，层间绝缘层 108例如由氧化硅组成，栅极导体例如为金属层。
该半导体结构还包括依次覆盖于栅叠层结构120表面的牺牲层141 和第一介质层142，在牺牲层141中将形成用于导电结构，以至少提供沟道柱110与位线的电连接、栅极导体与字线的电连接。
如下文所述，栅叠层结构120中的多个栅极导体将进一步连接至字线，为了形成从栅极导体到达字线的导电通道，多个栅极导体例如图案化为台阶状，即，每个栅极导体的边缘部分相对于上方的牺牲层暴露以提供电连接区。在多个栅极导体的图案化步骤之后，可以采用绝缘层覆盖栅叠层结构120。在图3a中将多个栅极导体之间的层间绝缘层108和覆盖栅叠层结构120的绝缘层107整体示出。然而，本发明不限于此，可以采用多个独立的沉积步骤形成多个栅极导体之间及其上方的绝缘层。
该半导体结构还包括贯穿栅叠层结构120的多个沟道柱110和多个假沟道柱140，多个沟道柱110的底部包括半导体层。沟道柱110的具体结构如图1所示，在此不再赘述。沟道柱110的下端与半导体衬底101 中的高压P阱103相接触。在最终的3D存储器件中，沟道柱110的上端与位线相连接，从而形成有效的存储单元。
为了便于对3D存储器件中的存储单元进行编程操作，在半导体衬底101中形成多个阱区以及用于驱动选择晶体管和存储晶体管的CMOS 电路(未示出)。所述多个阱区例如包括深N阱102、位于深N阱102 中的高压P阱103、与高压P阱103相邻接的高压N阱105、位于高压 P阱103中的P+掺杂区104、位于高压N阱105中的N+掺杂区106。在该实施例中，高压P阱103作为沟道柱的公共源区，高压N阱105用于对公共源区的预充电，P+掺杂区104和N+掺杂区106分别作为接触区以减小接触电阻。该高压P阱103作为多个沟道柱的公共源区，因此位于栅叠层结构的下方。各个掺杂区采用导电通道131连接至外部电路，导电通道的外侧被隔离层134包围，以达到绝缘保护的效果。
进一步地，形成贯穿牺牲层141和第一介质层142的第一开口，以形成牺牲层141的至少一个侧壁146，如图4b所示。
第一开口贯穿牺牲层141和第一介质层142且位于两个沟道柱110 之间，暴露出的牺牲层141和第一介质层142的侧壁146与所述两个沟道柱110彼此靠近的外壁对齐。在优选的实施例中，在与第一开口位置对应的栅叠层结构120中还包括至少一个沟道柱100，从而形成的第一开口面积较大，降低工艺所需的精度要求。
例如在半导体结构的表面上形成光致抗蚀剂掩膜，采用各向异性的蚀刻方法蚀刻牺牲层141和第一介质层142，以形成第一开口，第一开口贯穿牺牲层141和第一介质层142，且深度不超过栅叠层结构120的表面。例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在栅叠层结构120的表面附近停止。在优选的实施例中，蚀刻停止在牺牲层141的底部附近，以形成底部具有牺牲层的第一开口，从而保护栅叠层结构120以及位于栅叠层结构120中的沟道柱110，位于第一开口底部的牺牲层将在后续步骤中被去除。
进一步地，蚀刻牺牲层141以形成空腔147，空腔147暴露出沟道柱110的表面，如图4c所示。
在形成空腔时，利用第一开口作为蚀刻剂通道，采用各向同性蚀刻去除位于沟道柱110与第一介质层142之间的牺牲层141从而形成空腔。各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。
由于采用各向同性蚀刻，且蚀刻具有选择性，因此牺牲层141在横向方向会产生一定深度的凹陷，例如通过控制蚀刻时间，使牺牲层141 的多个侧壁产生均匀深度的凹陷区，且蚀刻停止在暴露出沟道柱110的表面之后。
进一步地，在半导体结构的表面形成导电结构143，如图4d所示。
导电结构143至少填充于如图4c所示的空腔中，导电结构143与沟道柱110相接触，以提供连接至沟道柱110的位线。例如采用原子层沉积，物理气相沉积或化学气相沉积，沉积导电材料，每个空腔的至少部分被导电材料填充，以形成导电结构143。
进一步地，蚀刻导电结构143，以暴露出至少部分栅叠层结构120的表面，且保留位于沟道柱110表面的导电结构143，如图4e所示。
在该步骤中，经第一开口去除位于空腔内的部分导电材料，空腔内被保留的导电材料形成相互分开的第一导电结构和第二导电结构，并进行第一次平坦化处理，所述第一次平坦化处理停止于所述牺牲层。
例如，采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，采用第一介质层作为蚀刻的停止层，以去除位于所述空腔之外的第一导电材料。在替代的实施例中，例如在半导体结构的表面上形成光致抗蚀剂掩膜，采用各向异性的蚀刻方法蚀刻导电结构143，在该步骤中采用的光致抗蚀刻剂掩膜的图案与在图4b所示的步骤中采用的光致抗蚀刻剂掩膜的图案相同。例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在栅叠层结构120的表面停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩膜。
形成导电结构143之后，去除位于牺牲层141表面的第一介质层142，使半导体结构的表面平坦化，例如采用化学机械抛光，将牺牲层141作为化学机械抛光的停止层，对半导体结构的表面进行平坦化处理。
进一步地，形成覆盖于半导体结构表面的第二介质层144，并形成贯穿第二介质层144的第二开口，如图4f所示。
第二介质层144覆盖于半导体结构的表面，第二开口贯穿第二介质层144且位于第一导电结构和第二导电结构之间，第二开口的位置与未被导电结构143覆盖的沟道柱110的位置相对应。
例如采用原子层沉积，物理气相沉积或化学气相沉积，沉积绝缘材料，以形成第二介质层144。优选地，在形成第二介质层144之后，采用化学机械抛光，对半导体结构的表面进行平坦化处理。
在半导体结构的表面上形成光致抗蚀剂掩膜，采用各向异性的蚀刻方法蚀刻第二介质层144，光致抗蚀刻剂掩膜的第二开口位置与未被导电结构143覆盖的沟道柱110的位置相对应，从而第二介质层144的第二开口位置与未被导电结构143覆盖的沟道柱110的位置相对应。例如采用离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，通过控制蚀刻时间，使得蚀刻在栅叠层结构120的表面停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩膜。
进一步地，在第二介质层144的第二开口中形成第三导电结构145，如图4g所示。
第三导电结构145经第二介质层144与第一导电结构和第二导电结构隔离。例如采用原子层沉积，物理气相沉积或化学气相沉积，沉积导电材料，以形成第三导电结构145。第三导电结构145至少填充于介质层144的第二开口中，且与沟道柱110的表面相接触。
进一步地，去除位于半导体结构表面的第三导电结构145，并在半导体结构表面形成第三介质层148，如图4h所示。
在该步骤中，进行第二次平坦化处理，第二次平坦化处理停止于牺牲层141。例如采用化学机械抛光，将牺牲层141作为化学机械抛光的停止层，对半导体结构的表面进行平坦化处理。在平坦化处理之后，例如采用原子层沉积，物理气相沉积或化学气相沉积，沉积绝缘材料，以形成第三介质层148。
在最终的3D存储结构中，导电结构143和第三导电结构145至少提供沟道柱110的位线。此外，导电结构143和第三导电结构145还可以提供导电通道131与外部电路的电连接。在该实施例中，采用各项同性的蚀刻方法，在牺牲层141中形成与沟道柱110对应的空腔，并在空腔中填充导电材料以形成导电结构143，该方法通过控制蚀刻时间来控制导电结构143的横向深度，降低了对蚀刻工艺的精度要求，提高了3D 存储器件的良率和可靠性。
进一步地，先形成第一导电结构和第二导电结构，后形成第三导电结构145，降低了形成第三导电结构145时所需的掩膜的图案密度，进一步降低了对蚀刻工艺的精度要求，提高了3D存储器件的良率和可靠性。
图5a至5e示出根据本发明第二实施例的3D存储器件的制造方法的各个阶段的截面图。
该方法开始于已经在半导体衬底101上形成栅叠层结构120的半导体结构，如图5a所示。该半导体衬底101、栅叠层结构120及其内部结构与图4a至4h中所示的半导体衬底、栅叠层结构及其内部结构相同，在此不再赘述相同之处。
该半导体结构还包括依次覆盖于栅叠层结构120表面的牺牲层141 和第一介质层142，在牺牲层141中将形成用于导电结构，以至少提供沟道柱110与位线的电连接、栅极导体与字线的电连接。在该步骤中，还形成了贯穿牺牲层141和第一介质层142的多个第一开口，以形成牺牲层141的至少一个侧壁146。
在该实施例中，将相邻的每两个沟道柱110分为一组，每个第一开口分别位于每组沟道柱中的两个沟道柱110之间，从垂直于衬底101的方向观察，每个第一开口的侧壁分别刚好暴露出两个沟道柱110的侧壁且不暴露出沟道柱110的表面。
进一步地，蚀刻牺牲层141以形成空腔147，空腔147暴露出沟道柱110的表面，如图5b所示。采用与图4c所示的步骤中相同的方法形成空腔147，在此不再赘述。
进一步地，在半导体结构的表面形成导电结构143，如图5c所示。采用采用与图4d所示的步骤中相同的方法形成导电结构143，在此不再赘述。
进一步地，蚀刻导电结构143，以暴露出至少部分栅叠层结构120的表面，且保留位于沟道柱110表面的导电结构143，如图5d所示。采用采用与图4e所示的步骤中相同的方法蚀刻导电结构143，在此不再赘述。
进一步地，形成覆盖于半导体结构表面的第二介质层144，如图5e 所示。例如采用原子层沉积，物理气相沉积或化学气相沉积，沉积绝缘材料，以形成第二介质层144，第二介质层144用于保护导电结构143 并将其电隔离。优选地，在形成第二介质层144之后，采用化学机械抛光，对半导体结构的表面进行平坦化处理。
应当理解的是，不发明不局限于此，此仅为示例性实施例，在实际工艺流程中，既可以将相邻的每三个沟道柱110分为一组(参见图4a 至4h)，也可以将相邻的每两个沟道柱110分为一组(参见图5a至5e)，还可以将每四个、五个或者更多个沟道柱110分为一组，以形成与多个沟道柱110相接触的导电结构。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (10)

1.一种3D存储器件的制造方法，其特征在于，包括：
在衬底上方形成栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体层和多个层间绝缘层；
形成贯穿所述栅叠层结构的多个沟道柱；
形成依次覆盖于所述栅叠层结构表面的牺牲层和第一介质层；
形成贯穿所述牺牲层和所述第一介质层的至少一个第一开口；
经由所述第一开口蚀刻所述牺牲层的侧壁，以在所述牺牲层中形成与至少一个所述沟道柱对应的空腔；以及
在所述空腔中形成至少一个导电结构，每个所述导电结构与相应的所述沟道柱相接触。
2.根据权利要求1所述的制造方法，其特征在于，所述至少一个导电结构包括第一导电结构和第二导电结构，形成所述至少一个导电结构的方法包括：
沉积第一导电材料，每个所述空腔的至少部分被所述第一导电材料填充；
经所述第一开口去除位于所述空腔内的部分所述第一导电材料，所述空腔内被保留的所述第一导电材料形成相互分开的所述第一导电结构和所述第二导电结构。
3.根据权利要求1所述的制造方法，其特征在于，在形成所述第一导电结构和所述第二导电结构之后，进行第一次平坦化处理，所述第一次平坦化处理停止于所述牺牲层。
4.根据权利要求2所述的制造方法，其特征在于，在沉积所述第一导电材料的步骤中，所述第一介质层的暴露表面被所述第一导电材料覆盖，在经所述第一开口去除位于所述空腔内的部分所述第一导电材料的步骤包括：
通过各向异性刻蚀工艺，去除覆盖于所述第一介质层表面的所述第一导电材料以及所述空腔内未被所述第一介质层遮挡的所述第一导电材料。
5.根据权利要求3所述的制造方法，其特征在于，还包括：
在所述第一次平坦化处理之后形成第二介质层，所述第二介质层覆盖所述牺牲层、所述第一导电结构和所述第二导电结构，并隔离所述第一导电结构和所述第二导电结构。
6.根据权利要求5所述的制造方法，其特征在于，所述至少一个导电结构还包括第三导电结构，形成所述至少一个导电结构的方法还包括：
沉积第二导电材料，以在第二开口内形成所述第三导电结构，所述第二开口贯穿所述第二介质层且位于所述第一导电结构和所述第二导电结构之间，所述第三导电结构经所述第二介质层与所述第一导电结构和所述第二导电结构隔离；以及
进行第二次平坦化处理，所述第二次平坦化处理停止于所述牺牲层。
7.根据权利要求6所述的制造方法，其特征在于，形成所述第二介质层的步骤包括：
利用掩膜形成具有所述第二开口的所述第二介质层，或利用刻蚀工艺去除部分覆盖在所述栅叠层结构表面的所述第二介质层以形成所述第二开口。
8.根据权利要求7所述的制造方法，其特征在于，还包括：在所述第二次平坦化处理之后形成第三介质层，所述第三介质层覆盖所述牺牲层、所述多个导电结构和所述第二介质层。
9.一种3D存储器件，其特征在于，包括：
衬底；
位于所述衬底上方的栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体层和多个层间绝缘层；
多个沟道柱，贯穿所述栅叠层结构；
牺牲层，覆盖于所述栅叠层结构的表面，所述牺牲层具有多个导电结构；以及
介质层，覆盖所述牺牲层和所述多个导电结构，使得每个所述开口中的不同导电结构彼此隔离。
10.根据权利要求9所述的一种3D存储器件，其特征在于，所述导电结构与所述多个沟道柱对应接触。
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